CN104461997B - 一种pos‑phy接口设备及设计方法 - Google Patents

一种pos‑phy接口设备及设计方法 Download PDF

Info

Publication number
CN104461997B
CN104461997B CN201410704549.9A CN201410704549A CN104461997B CN 104461997 B CN104461997 B CN 104461997B CN 201410704549 A CN201410704549 A CN 201410704549A CN 104461997 B CN104461997 B CN 104461997B
Authority
CN
China
Prior art keywords
chip
clock
pos
main control
phy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410704549.9A
Other languages
English (en)
Other versions
CN104461997A (zh
Inventor
王亦鸾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Feixun Data Communication Technology Co Ltd
Original Assignee
Shanghai Feixun Data Communication Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Feixun Data Communication Technology Co Ltd filed Critical Shanghai Feixun Data Communication Technology Co Ltd
Priority to CN201410704549.9A priority Critical patent/CN104461997B/zh
Publication of CN104461997A publication Critical patent/CN104461997A/zh
Application granted granted Critical
Publication of CN104461997B publication Critical patent/CN104461997B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供一种POS‑PHY接口设备及设计方法。POS‑PHY接口设备包括一块主控卡和至少一块业务卡；主控卡上的芯片通过背板上的POS‑PHY总线与所述业务卡上的芯片相连；POS‑PHY接口设备的时钟驱动芯片位于所述主控卡，接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；接口时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。本发明的技术方案在背板上可以实现POS‑PHY最大接口速率。

Description

一种POS-PHY接口设备及设计方法
技术领域
本发明涉及一种计算机接口设计，特别是涉及一种POS-PHY 接口设备及设计方法。
背景技术
POS-PHY(Packet over SONET(SDH)-Physical layer) 是一种在同步光
纤网络SONET(Synchronous Optical Network) 上实现链路层和物理层之间报文
传递的接口。POS-PHY 接口有着广泛的应用领域。例如，POS-PHY 可作为通信领域VDSL(Very-high-bit-rate Digital Subscriber Loop，甚高速数字用户环网) 中网络处理器(NP，Network Processor) 和VDSL 数字信号处理器(DSP，Digital SignalProcessing)芯片的接口。或者将POS-PHY 接口用于新ADSL(Asymmetric DigitalSubscriber Loop，非对称数字用户环路) 的接入系统设备中。
POS-PHY 接口时钟的通常频率为50MHz。在一个连接网络处理器(NPNetworkProcessor) 和信号处理器DSP(digital Signal Processor) 的POS-PHY 接口设备中，如果NP 和DSP 在一块PCB(Printed Circuit Board，印刷电路板) 单板上，由于走线距离短且拓扑结构简单，可以实现50Mbps 的数据传输率。为了节省成本，实际中通常会尽可能复用NP，此时采用POS-PHY 背板方案，使得多个DSP 共用一个NP。但在多个DSP 共用一个NP的情况下，NP 和DSP 分属于不同的PCB 单板，这时由于支持热插拔需要增加接口芯片，导致POS-PHY 接口拓扑结构变得相对复杂，时延增加；同时，由于连接不同芯片的走线距离加
长，信号的延迟也增大，最终导致POS-PHY 接口上背板的设计数据传输速率一般最大达到40Mbps，不能到达与POS-PHY 接口时钟频率50MHz 一致的数据传输速率50MHz。
鉴于此，如何在采用POS-PHY 背板方案时提高POS-PHY 接口数据传输速率就成为本领域技术人员亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种POS-PHY 接口设备及设计方法，用于解决现有技术中采用POS-PHY 背板方案时无法达到最大POS-PHY 接口数据传输速率的问题。
为实现上述目的及其他相关目的，本发明提供一种POS-PHY 接口设备，所述POS-PHY 接口设备包括一块主控卡和至少一块业务卡；所述主控卡上的芯片通过背板上的POS-PHY 总线与所述业务卡上的芯片相连；所述POS-PHY 接口设备的时钟驱动芯片位于所述主控卡，接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；所述接口时钟信号经过FPGA 延时电路后到达所述主控卡的芯片，所述FPGA 延时电路使得所述接口时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。
可选地，所述主控卡芯片与所有所述业务卡芯片的走线长度和所述时钟驱动芯片与所有所述业务卡芯片的走线长度差异不超过0.5 英寸。
可选地，所述预设时间段包括所述主控卡的热插拔时钟芯片产生的延时值、业务卡上的热插拔时钟芯片产生的延时值、以及所述时钟驱动芯片与所述业务卡芯片的走线产生的延时值之和。
可选地，所述FPGA 延时电路通过门电路延时实现。
可选地，所述FPGA 延时电路通过锁相环与门电路延时共同实现。
可选地，所述主控卡上的芯片为网络处理器芯片，即NP 芯片。
可选地，所述业务卡上的芯片为数据信号处理芯片，即DSP 芯片。
本发明提供一种POS-PHY 接口设计方法，应用于一块主控卡通过背板上的
POS-PHY 总线与至少一块业务卡相连的接口设备，所述POS-PHY 接口设计方法包括：主控卡芯片和业务卡芯片同一个时钟源；通过FPGA 延时电路使得时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。
可选地，所述通过FPGA 延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY 总线上的时钟源位于所述主控卡端，所述POS-PHY 总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡的芯片；所述POS-PHY 总线上的时钟信号经过FPGA 延时电路后到达所述主控卡的芯片，所述FPGA 延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片；所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。
可选地，所述FPGA 延时电路通过门电路延时实现。
可选地，所述FPGA 延时电路通过锁相环与门电路延时共同实现。
如上所述，本发明的一种POS-PHY 接口设备及设计方法，具有以下有益效果：通过FPGA 延时电路调节时钟到NP 的时钟延时，使本设计中的50Mbps 的POS-PHY 接口的时间余量达到了40Mbps 的接口的POS-PHY 接口的时间余量的水平，来满足50Mbps 的POS-PHY接口总线的稳定性和可靠性。
附图说明
图1 显示为本发明的一种POS-PHY 接口设备的一实施例的结构示意图。
图2 显示为本发明的一种POS-PHY 接口设备的一实施例的结构示意图。
图3 显示为本发明的一种POS-PHY 接口设备的一实施例的结构示意图。
图4 显示为本发明的一种POS-PHY 接口设计方法的一实施例的流程示意图。
元件标号说明
1 POS-PHY 接口设备
11 主控卡
111 主控卡热插拔时钟芯片
112 时钟驱动芯片
113 FPGA 延时电路
114 主控卡芯片
12 业务卡
121 业务卡热插拔时钟芯片
122 业务卡芯片
S1 ～ S2 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种POS-PHY 接口设备。在一个实施例中，如图1 所示，所述POS-PHY接口设备1 包括一块主控卡11 和至少一块业务卡12，所述主控卡1 上设有热插拔时钟芯片111、时钟驱动芯片112、FPGA 延时电路113、以及主控卡芯片114。所述业务卡12 上设有热插拔时钟芯片121、业务卡芯片122。所述主控卡11 也可称为主控板11，业务卡12 也可称为业务板12。其中：
所述主控卡11 上的芯片( 即主控卡芯片114) 通过背板上的POS-PHY 总线与所述业务卡12 上的芯片( 即业务卡芯片122) 相连。所述POS-PHY 接口设备1 的时钟驱动芯片112 位于所述主控卡12 上，所述接口时钟信号从所述时钟驱动芯片112 经过主控卡11上的热插拔时钟芯片( 主控卡热插拔时钟芯片111) 和业务卡12 上的热插拔时钟芯片(业务卡热插拔时钟芯片121) 到达所述业务卡芯片122。所述接口时钟信号经过FPGA 延时电路113 后到达所述主控卡11 的芯片( 主控卡芯片114)，所述FPGA 延时电路113 使得所述时钟信号延时预设时间段后到达所述主控卡的芯片( 主控卡芯片114)，所述预设时间段为接口时钟信号从所述时钟驱动芯片112 到达所述业务卡芯片122 的时间。在一个实施例中，
所述预设时间包括所述主控卡的热插拔时钟芯片111 产生的延时值、业务卡上的热插拔时钟芯片121 产生的延时值、以及所述时钟驱动芯片112 与所述业务卡芯片122 的走线产生的延时值之和。
在一个实施例中，所述主控卡芯片114 与所有所述业务卡芯片122 的走线长度和所述时钟驱动芯片112 与所有所述业务卡芯片122 的走线长度基本一致，走线长度差异不超过0.5 英寸。一种常见的所述主控卡上的芯片114 为网络处理器(NP) 芯片。一种常见的所述业务卡上的芯片为数字信号处理器(DSP) 芯片。所述FPGA 延时电路的实现通常可以通过两种方式实现：一种是通过门电路延时实现。另一种是通过锁相环与门电路延时共同实现。
在一个实施例中，如图2 所示，POS_PHY 接口设备一共包括三块单板，其中，NP 芯片放在一块主控卡上，DSP_0 和DSP_1 放在第一块业务卡上，DSP_2 和DSP_3 放在第二块业务卡上，NP 的2 个独立的POS-PHY 接口分别通过背板连接到系统的的2 个业务槽，每路POS-PHY 总线可以与2 片DSP 连接。具体地，所述主控卡芯片114 为网络处理器(NP) 芯片，所述业务卡芯片122 为数字信号处理器(DSP) 芯片。所述业务卡芯片122 有4 个，分别为DSP_0、DSP_1、DSP_2、DSP_3。其中，DSP_0 和DSP_1 放置在同一个业务卡12 上，通过同一条POS-PHY 总线(POS-PHY BUS1) 与主控卡114 相连。DSP_2 和DSP_3 放置在另一个业务卡12
上，通过同一条POS-PHY 总线(POS-PHY BUS2) 与主控卡114 相连。
在一个实施例中，如图3 所示，其中时钟驱动芯片112 为图中的Clock buffer，它驱动的时钟信号频率为50MHz。时钟信号通过走线CLK50_OUT0 到达一个支持热插拔clockbuffer( 主控卡热插拔时钟芯片111)，经该支持热插拔clock buffer( 主控板热插拔时钟芯片111) 驱动，并通过走线LVDS_TRFCLK_0 到达业务卡12 中的业务卡-1 的支持热插拔clock buffer( 业务卡热插拔时钟芯片121)。其中，走线LVDS_TRFCLK_0 位于背板上。所述业务卡-1 上的支持热插拔clock buffer( 业务卡热插拔时钟芯片121) 接收到所述时钟信号后，通过不同走线分别将所述时钟信号发送给DSP_0 和DSP_1。主控板11 和业务卡12通过背板连接器与背板相连。时钟信号通过走线CLK50_OUT1 到达另一个支持热插拔clock
buffer( 主控卡热插拔时钟芯片111)，经该支持热插拔clock buffer( 主控板热插拔时钟芯片111) 驱动，并通过走线LVDS_TRFCLK_1 到达业务卡12 中的业务卡2 的另一个支持热插拔clock buffer( 业务卡热插拔时钟芯片121)。走线LVDS_TRFCLK_1 位于背板上。所述业务卡-2 上的支持热插拔clock buffer( 业务卡热插拔时钟芯片121) 接收到所述时钟信号后，通过不同走线分别将所述时钟信号发送给DSP_2 和DSP_3。时钟信号还通过PLL inFPGA(Phase Locked Loop in Field Programmable Gate Array，现场可编程门阵列上的锁相环) 进行延时后，通过无延时时钟芯片(0Delay clock buffer) 驱动到达主控卡芯片114，即网络处理器NP。其中，所述FPGA 延时电路113( 即PLL in FPGA) 使得所述时钟信
号延时预设时间段后到达所述主控卡的芯片( 主控卡芯片114)，所述预设时间段为接口时钟信号从所述时钟驱动芯片112 到达所述业务卡芯片122 的时间。所述预设时间包括所述主控卡的热插拔时钟芯片111 产生的延时值、业务卡上的热插拔时钟芯片121 产生的延时值、以及所述时钟驱动芯片112 与所述业务卡芯片122 的走线( 包括走线CLK50M_OUT0、走线LVDS_TRFCLK0 以及业务卡-1 上的支持热插拔clock buffer 到达DSP_0 上的走线) 上产生的延时值之和。
在一个实施例中，所述主控卡芯片114( 即NP) 与所有所述业务卡芯片122( 即DSP) 的走线长度和所述时钟驱动芯片112(Clock buffer) 与所有所述业务卡芯片122(即DSP) 的走线长度差异不超过0.5 英寸。
实施例如图3 所示的技术方案的设计原理为：系统POS-PHY 接口时钟采用50MHz时钟，一个时钟周期为20ns。STPA(Select-PHY Transmit Packet Availabel) 信号是DSP对NP 的应答信号，当STPA 为高时，指示PHY( 即DSP) 侧的FIFO 不满，可以正常操作，否则，FIFO 满，不能操作。从相应的时序指标可以看出，tPSTPA( 时钟高到STPA 有效) 的最大值为12ns，即要求DSP 的应答时间加上线路传输时间的总和的最大值是为12ns，如果不能满足，则会造成总线不稳定。查DSP 手册，DSP 应答信号相对于时钟上沿的典型时间是4ns。其中，NP 代表网络处理器芯片，DSP 代表数据处理芯片。
POS-PHY 接口是同步接口，即所有数据都是用和时钟同步的。在本方案设计中，数据发送方向和接受方向上时钟的处理是一致的，现已发送方向为例，主控卡11 上NP 为数据发送端，通过背板传输，业务卡12 上DSP 为接收端，DSP 接收到请求后，回传STPA 应答信号到NP，单向传输线路长度会达到7inch，单向走线时延估算为7inch*0.17ns/inch ＝1.19ns ；每英寸走线延时大约为0.17 纳秒(ns，nanosecond)。
为了保证时钟的质量，在主控卡11 和业务卡12 上分别加了支持热插拔的时钟buffer，每个时钟buffer 的门传输延迟典型值为1.7ns。为了支持数据线上的热插拔，分别在主控卡上和业务卡上的数据线上加了热插拔buffer，每个数据热插拔buffer 的门传输延迟最大值为0.25ns。
NP 的时钟和DSP 的时钟是同源的，都来自于主控板11 上的时钟驱动芯片112。如果没有FPGA 延时电路113 对时钟的处理，那么DSP 的时钟会比NP 的时钟延迟1.19ns+1.7ns+1.7ns ＝ 4.59ns，在时刻T0 ＝ 0ns，NP 用NP 侧的时钟将数据打出，在下一周期时刻T1 ＝ 20ns+4.59ns，DSP 准备用DSP 侧的时钟将应答信号打出，在时刻T2 ＝T1+4ns ＝20ns+8.59ns，STPA 应答信号有效，经过数据通道的延时1.19ns+0.25ns+0.25ns＝1.69ns，即时刻T3 ＝ T2+1.69ns ＝ 20ns+10.28ns，将应答信号送到NP，因为是在下一周期处理，所以20ns 是代表下一周期，则时间余量为12ns-10.28ns ＝ 1.72ns。
为了保证NP 与DSP 的POS-PHY 的时钟相位能够尽量一致，主控板上的FPGA 将时钟源的时钟也延迟4.59ns 后送给NP。那么DSP 的时钟会比NP 的时钟延迟为0ns，在时刻T0＝ 0ns，NP 用NP 侧的时钟将数据打出，在下一周期时刻T1 ＝ 20ns，DSP 准备用DSP 侧的时钟将应答信号打出，在时刻T2 ＝ T1+4ns ＝ 20ns+4ns，STPA 应答信号有效，经过数据通道的延时1.19ns+0.25ns+0.25ns ＝ 1.69ns，即时刻T3 ＝ T2+1.69ns ＝ 20ns+5.69ns，将应答信号送到NP，因为是在下一周期处理，所以20ns 是代表下一周期，则时间余量为12ns-5.69ns＝ 6.31ns。比起未用FPGA 的方案，时间余量多出4.59ns，大约多出5ns，相当于总线周期为20ns+5ns ＝ 25ns，即总线频率为40MHz 时的时序余量。
本发明还提供一种POS-PHY 接口设计方法，应用于一块主控卡通过背板上的POS-PHY 总线与至少一块业务卡相连的接口设备。在一个实施例中，如图4 所示，所述POS-PHY接口设计方法包括：
步骤S1，所述主控卡芯片和所述业务卡芯片同一个时钟源。具体地，所述时钟源来自于主控卡，可以为主控卡上的时钟驱动芯片。
步骤S2，通过FPGA 延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。在一个实施例中，所述通过FPGA 延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY 总线上的时钟源位于所述主控卡端，所述POS-PHY 总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡的芯片；所述POS-PHY 总线上的时钟信号经过FPGA 延时电路后到达所述主控卡的芯片，所述FPGA 延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片；所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。所述FPGA 延时电路的实现包括两种方式：一是FPGA 延时电路通过门电路延时实现；二是FPGA 延时电路通过锁相环与门电路延时共同实现。
综上所述，本发明的一种POS-PHY 接口设备及设计方法，具有以下有益效果：通过通过FPGA 延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。从而使本设计中的50Mbps 的POS-PHY 接口的时间余量达到了40Mbps 的接口的POS-PHY 接口的时间余量的水平，来满足50Mbps 的POS-PHY 接口总线的稳定性和可靠性。本发明的技术方案采用了POS-PHY 接口上背板的方案可以使多个业务卡共用一片主板卡上的芯片( 网络处理芯片，NP)，极大地节省了成本。同时可以实现POS-PHY 的接口速率为50Mbps，使系统的吞吐量能达到理论上的最大值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种POS-PHY接口设备，其特征在于，所述POS-PHY接口设备包括一块主控卡和至少一块业务卡，其中：
主控卡芯片通过背板上的POS-PHY总线与业务卡芯片相连；
所述POS-PHY接口设备的时钟驱动芯片位于所述主控卡；
接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；
所述接口时钟信号经过FPGA延时电路后到达所述主控卡芯片，所述FPGA延时电路使得所述接口时钟信号延时预设时间段后到达所述主控卡芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。
2.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述主控卡芯片与所有所述业务卡芯片的走线长度和所述时钟驱动芯片与所有所述业务卡芯片的走线长度差异不超过0.5英寸。
3.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述预设时间段包括所述主控卡的热插拔时钟芯片产生的延时值、业务卡上的热插拔时钟芯片产生的延时值以及所述时钟驱动芯片与所述业务卡芯片的走线产生的延时值之和。
4.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述FPGA延时电路通过门电路延时实现。
5.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述FPGA延时电路通过锁相环与门电路延时共同实现。
6.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述主控卡芯片为网络处理器芯片。
7.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述业务卡芯片为数据信号处理芯片。
8.一种POS-PHY接口设计方法，其特征在于：应用于一块主控卡通过背板上的POS-PHY总线与至少一块业务卡相连的接口设备，所述POS-PHY接口设计方法包括：主控卡芯片和业务卡芯片同一个时钟源；通过FPGA延时电路使得时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致；
所述通过FPGA延时电路使得时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY总线上的时钟源位于所述主控卡端，所述POS-PHY总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡芯片；所述POS-PHY总线上的时钟信号经过FPGA延时电路后到达所述主控卡芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡芯片；所述预设时间段为接口时钟信号从时钟驱动芯片到达所述业务卡芯片的时间。
9.根据权利要求8所述的POS-PHY接口设计方法，其特征在于：所述FPGA延时电路通过门电路延时实现。
10.根据权利要求8所述的POS-PHY接口设计方法，其特征在于：所述FPGA延时电路通过锁相环与门电路延时共同实现。
CN201410704549.9A 2014-11-26 2014-11-26 一种pos‑phy接口设备及设计方法 Expired - Fee Related CN104461997B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410704549.9A CN104461997B (zh) 2014-11-26 2014-11-26 一种pos‑phy接口设备及设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410704549.9A CN104461997B (zh) 2014-11-26 2014-11-26 一种pos‑phy接口设备及设计方法

Publications (2)

Publication Number Publication Date
CN104461997A CN104461997A (zh) 2015-03-25
CN104461997B true CN104461997B (zh) 2017-12-05

Family

ID=52908074

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410704549.9A Expired - Fee Related CN104461997B (zh) 2014-11-26 2014-11-26 一种pos‑phy接口设备及设计方法

Country Status (1)

Country Link
CN (1) CN104461997B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107219319B (zh) * 2016-03-21 2020-10-23 达耐科学有限公司 具有can口的二极管阵列检测器及液相色谱仪
CN108984446B (zh) * 2018-07-25 2021-07-16 郑州云海信息技术有限公司 基于fpga原语的phy接口及fpga芯片
CN110824330A (zh) * 2018-08-08 2020-02-21 致茂电子(苏州)有限公司 半导体集成电路测试系统及其半导体集成电路测试装置
CN114625041A (zh) * 2022-02-21 2022-06-14 杭州加速科技有限公司 一种ate设备故障存储检测方法及设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359237A (zh) * 2007-08-03 2009-02-04 上海摩波彼克半导体有限公司 Soc系统处理器芯片中的高速同步外设时钟相位控制装置
CN101453308A (zh) * 2008-12-31 2009-06-10 华为技术有限公司 Ip时钟报文处理方法、设备及系统
CN101510109A (zh) * 2009-03-30 2009-08-19 炬力集成电路设计有限公司 一种主设备及数据读取和写入方法
CN104050135A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 同步化从核心至物理接口的数据传输

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8819305B2 (en) * 2009-11-16 2014-08-26 Intel Corporation Directly providing data messages to a protocol layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359237A (zh) * 2007-08-03 2009-02-04 上海摩波彼克半导体有限公司 Soc系统处理器芯片中的高速同步外设时钟相位控制装置
CN101453308A (zh) * 2008-12-31 2009-06-10 华为技术有限公司 Ip时钟报文处理方法、设备及系统
CN101510109A (zh) * 2009-03-30 2009-08-19 炬力集成电路设计有限公司 一种主设备及数据读取和写入方法
CN104050135A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 同步化从核心至物理接口的数据传输

Also Published As

Publication number Publication date
CN104461997A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
CN104461997B (zh) 一种pos‑phy接口设备及设计方法
EP2854355B1 (en) Central alignment circuitry for high-speed serial receiver circuits
CN107528680A (zh) 基于工业互联网现场层总线架构实时传输方法及装置
CN105227497B (zh) 一种嵌入于时间触发以太网交换机的中心保卫仲裁系统
CN102244603B (zh) 传输承载时间的报文的方法、设备及系统
CN104618208A (zh) 数据弹性交互综合总线系统
CN102932083B (zh) 一种微波同步对时的方法和装置
WO2012003481A1 (en) Method for accurate distribution of time to a receiver node in an access network
CN103530245B (zh) 一种基于fpga的srio互联交换装置
CN102598556A (zh) 用于优化分组定时传输的方法和设备
EP2036232B1 (en) Method and apparatus for transmitting data in a flexray node
US9118566B1 (en) Methods and apparatus of time stamping for multi-lane protocols
WO2013101794A1 (en) Link between chips using virtual channels and credit based flow control
CN113960682A (zh) 一种基于fpga的多通道数字相关器及其相关方法
WO2007077497A1 (en) Method for synchronizing a transmission of information and a device having synchronizing capabilities
US20100074265A1 (en) Packet synchronization switching method and gateway device
WO2016141724A1 (zh) 一种实时总线及其实现方法
CN101217380B (zh) 一种atca机框及机框系统
CN102394808B (zh) 以太网串行介质无关接口相位适配和帧对齐的方法及装置
WO2002098162A1 (fr) Procede reposant sur la transmission par fond de panier de donnees pour circuit de multiplexage temporel et connecteur passerelle
US7512075B1 (en) Method and apparatus for collecting statistical information from a plurality of packet processing blocks
US7453909B2 (en) Method for reducing the bus load in a synchronous data bus system
CN109831266A (zh) 一体化通信设备的通信方法
CN111630794B (zh) 具有故障转移机制的otn多机箱系统中的自动时钟相位同步
CN108228516A (zh) 一种外置拼接器混合矩阵的图像板级传输串行总线方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171205

Termination date: 20181126

CF01 Termination of patent right due to non-payment of annual fee