CN104461997A - 一种pos-phy接口设备及设计方法 - Google Patents

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Abstract

本发明提供一种POS-PHY接口设备及设计方法。POS-PHY接口设备包括一块主控卡和至少一块业务卡；主控卡上的芯片通过背板上的POS-PHY总线与所述业务卡上的芯片相连；POS-PHY接口设备的时钟驱动芯片位于所述主控卡，接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；接口时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。本发明的技术方案在背板上可以实现POS-PHY最大接口速率。

Description

一种POS-PHY接口设备及设计方法
技术领域
本发明涉及一种计算机接口设计，特别是涉及一种POS-PHY接口设备及设计方法。
背景技术
POS-PHY(Packet over SONET(SDH)-Physical layer)是一种在同步光纤网络SONET(Synchronous Optical Network)上实现链路层和物理层之间报文传递的接口。POS-PHY接口有着广泛的应用领域。例如，POS-PHY可作为通信领域VDSL(Very-high-bit-rate DigitalSubscriber Loop，甚高速数字用户环网)中网络处理器(NP，Network Processor)和VDSL数字信号处理器(DSP，Digital Signal Processing)芯片的接口。或者将POS-PHY接口用于新的ADSL(Asymmetric Digital Subscriber Loop，非对称数字用户环路)的接入系统设备中。
POS-PHY接口时钟的通常频率为50MHz。在一个连接网络处理器(NP，NetworkProcessor)和信号处理器DSP(digital Signal Processor)的POS-PHY接口设备中，如果NP和DSP在一块PCB(Printed Circuit Board，印刷电路板)单板上，由于走线距离短且拓扑结构简单，可以实现50Mbps的数据传输率。为了节省成本，实际中通常会尽可能复用NP，此时采用POS-PHY背板方案，使得多个DSP共用一个NP。但在多个DSP共用一个NP的情况下，NP和DSP分属于不同的PCB单板，这时由于支持热插拔需要增加接口芯片，导致POS-PHY接口拓扑结构变得相对复杂，时延增加；同时，由于连接不同芯片的走线距离加长，信号的延迟也增大，最终导致POS-PHY接口上背板的设计数据传输速率一般最大达到40Mbps，不能到达与POS-PHY接口时钟频率50MHz一致的数据传输速率50MHz。
鉴于此，如何在采用POS-PHY背板方案时提高POS-PHY接口数据传输速率就成为本领域技术人员亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种POS-PHY接口设备及设计方法，用于解决现有技术中采用POS-PHY背板方案时无法达到最大POS-PHY接口数据传输速率的问题。
为实现上述目的及其他相关目的，本发明提供一种POS-PHY接口设备，所述POS-PHY接口设备包括一块主控卡和至少一块业务卡；所述主控卡上的芯片通过背板上的POS-PHY总线与所述业务卡上的芯片相连；所述POS-PHY接口设备的时钟驱动芯片位于所述主控卡，所述接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；所述接口时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。
可选地，所述主控卡芯片与所有所述业务卡芯片的走线长度和所述时钟驱动芯片与所有所述业务卡芯片的走线长度差异不超过0.5英寸。
可选地，所述预设时间包括所述主控卡的热插拔时钟芯片产生的延时值、业务卡上的热插拔时钟芯片产生的延时值、以及所述时钟驱动芯片与所述业务卡芯片的走线产生的延时值之和。
可选地，所述FPGA延时电路通过门电路延时实现。
可选地，所述FPGA延时电路通过锁相环与门电路延时共同实现。
可选地，所述主控卡上的芯片为网络处理器芯片，即NP芯片。
可选地，所述业务卡上的芯片为数据信号处理芯片，即DSP芯片。
本发明提供一种POS-PHY接口设计方法，应用于一块主控卡通过背板上的POS-PHY总线与至少一块业务卡相连的接口设备，所述POS-PHY接口设计方法包括：所述主控卡芯片和所述业务卡芯片同一个时钟源；通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。
可选地，所述通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY总线上的时钟源位于所述主控卡端，所述POS-PHY总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡的芯片；所述POS-PHY总线上的时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片；所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。
可选地，所述FPGA延时电路通过门电路延时实现。
可选地，所述FPGA延时电路通过锁相环与门电路延时共同实现。
如上所述，本发明的一种POS-PHY接口设备及设计方法，具有以下有益效果：通过FPGA延时电路调节时钟到NP的时钟延时，使本设计中的50Mbps的POS-PHY接口的时间余量达到了40Mbps的接口的POS-PHY接口的时间余量的水平，来满足50Mbps的POS-PHY接口总线的稳定性和可靠性。
附图说明
图1显示为本发明的一种POS-PHY接口设备的一实施例的结构示意图。
图2显示为本发明的一种POS-PHY接口设备的一实施例的结构示意图。
图3显示为本发明的一种POS-PHY接口设备的一实施例的结构示意图。
图4显示为本发明的一种POS-PHY接口设计方法的一实施例的流程示意图。
元件标号说明
1                POS-PHY接口设备
11               主控卡
111              主控卡热插拔时钟芯片
112              时钟驱动芯片
113              FPGA延时电路
114              主控卡芯片
12               业务卡
121              业务卡热插拔时钟芯片
122              业务卡芯片
S1～S2           步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种POS-PHY接口设备。在一个实施例中，如图1所示，所述POS-PHY接口设备1包括一块主控卡11和至少一块业务卡12，所述主控卡1上设有热插拔时钟芯片111、时钟驱动芯片112、FPGA延时电路113、以及主控卡芯片114。所述业务卡12上设有热插拔时钟芯片121、业务卡芯片122。所述主控卡11也可称为主控板11，业务卡12也可称为业务板12。其中：
所述主控卡11上的芯片(即主控卡芯片114)通过背板上的POS-PHY总线与所述业务卡12上的芯片(即业务卡芯片122)相连。所述POS-PHY接口设备1的时钟驱动芯片112位于所述主控卡12上，所述接口时钟信号从所述时钟驱动芯片112经过主控卡11上的热插拔时钟芯片(主控卡热插拔时钟芯片111)和业务卡12上的热插拔时钟芯片(业务卡热插拔时钟芯片121)到达所述业务卡芯片122。所述接口时钟信号经过FPGA延时电路113后到达所述主控卡11的芯片(主控卡芯片114)，所述FPGA延时电路113使得所述时钟信号延时预设时间段后到达所述主控卡的芯片(主控卡芯片114)，所述预设时间段为接口时钟信号从所述时钟驱动芯片112到达所述业务卡芯片122的时间。在一个实施例中，所述预设时间包括所述主控卡的热插拔时钟芯片111产生的延时值、业务卡上的热插拔时钟芯片121产生的延时值、以及所述时钟驱动芯片112与所述业务卡芯片122的走线产生的延时值之和。
在一个实施例中，所述主控卡芯片114与所有所述业务卡芯片122的走线长度和所述时钟驱动芯片112与所有所述业务卡芯片122的走线长度基本一致，走线长度差异不超过0.5英寸。一种常见的所述主控卡上的芯片114为网络处理器(NP)芯片。一种常见的所述业务卡上的芯片为数字信号处理器(DSP)芯片。所述FPGA延时电路的实现通常可以通过两种方式实现：一种是通过门电路延时实现。另一种是通过锁相环与门电路延时共同实现。
在一个实施例中，如图2所示，POS_PHY接口设备一共包括三块单板，其中，NP芯片放在一块主控卡上，DSP_0和DSP_1放在第一块业务卡上，DSP_2和DSP_3放在第二块业务卡上，NP的2个独立的POS-PHY接口分别通过背板连接到系统的的2个业务槽，每路POS-PHY总线可以与2片DSP连接。具体地，所述主控卡芯片114为网络处理器(NP)芯片，所述业务卡芯片122为数字信号处理器(DSP)芯片。所述业务卡芯片122有4个，分别为DSP_0、DSP_1、DSP_2、DSP_3。其中，DSP_0和DSP_1放置在同一个业务卡12上，通过同一条POS-PHY总线(POS-PHY BUS1)与主控卡114相连。DSP_2和DSP_3放置在另一个业务卡12上，通过同一条POS-PHY总线(POS-PHY BUS2)与主控卡114相连。
在一个实施例中，如图3所示，其中时钟驱动芯片112为图中的Clock buffer，它驱动的时钟信号频率为50MHz。时钟信号通过走线CLK50_OUT0到达一个支持热插拔clock buffer(主控卡热插拔时钟芯片111)，经该支持热插拔clock buffer(主控板热插拔时钟芯片111)驱动，并通过走线LVDS_TRFCLK_0到达业务卡12中的业务卡-1的支持热插拔clock buffer(业务卡热插拔时钟芯片121)。其中，走线LVDS_TRFCLK_0位于背板上。所述业务卡-1上的支持热插拔clock buffer(业务卡热插拔时钟芯片121)接收到所述时钟信号后，通过不同走线分别将所述时钟信号发送给DSP_0和DSP_1。主控板11和业务卡12通过背板连接器与背板相连。时钟信号通过走线CLK50_OUT1到达另一个支持热插拔clock buffer(主控卡热插拔时钟芯片111)，经该支持热插拔clock buffer(主控板热插拔时钟芯片111)驱动，并通过走线LVDS_TRFCLK_1到达业务卡12中的业务卡2的另一个支持热插拔clock buffer(业务卡热插拔时钟芯片121)。走线LVDS_TRFCLK_1位于背板上。所述业务卡-2上的支持热插拔clock buffer(业务卡热插拔时钟芯片121)接收到所述时钟信号后，通过不同走线分别将所述时钟信号发送给DSP_2和DSP_3。时钟信号还通过PLL in FPGA(Phase Locked Loopin Field Programmable Gate Array，现场可编程门阵列上的锁相环)进行延时后，通过无延时时钟芯片(0Delay clock buffer)驱动到达主控卡芯片114，即网络处理器NP。其中，所述FPGA延时电路113(即PLL in FPGA)使得所述时钟信号延时预设时间段后到达所述主控卡的芯片(主控卡芯片114)，所述预设时间段为接口时钟信号从所述时钟驱动芯片112到达所述业务卡芯片122的时间。所述预设时间包括所述主控卡的热插拔时钟芯片111产生的延时值、业务卡上的热插拔时钟芯片121产生的延时值、以及所述时钟驱动芯片112与所述业务卡芯片122的走线(包括走线CLK50M_OUT0、走线LVDS_TRFCLK0以及业务卡-1上的支持热插拔clock buffer到达DSP_0上的走线)上产生的延时值之和。
在一个实施例中，所述主控卡芯片114(即NP)与所有所述业务卡芯片122(即DSP)的走线长度和所述时钟驱动芯片112(Clock buffer)与所有所述业务卡芯片122(即DSP)的走线长度差异不超过0.5英寸。
实施例如图3所示的技术方案的设计原理为：系统POS-PHY接口时钟采用50MHz时钟，一个时钟周期为20ns。STPA(Select-PHY Transmit Packet Availabel)信号是DSP对NP的应答信号，当STPA为高时，指示PHY(即DSP)侧的FIFO不满，可以正常操作，否则，FIFO满，不能操作。从相应的时序指标可以看出，tPSTPA(时钟高到STPA有效)的最大值为12ns，即要求DSP的应答时间加上线路传输时间的总和的最大值是为12ns，如果不能满足，则会造成总线不稳定。查DSP手册，DSP应答信号相对于时钟上沿的典型时间是4ns。其中，NP代表网络处理器芯片，DSP代表数据处理芯片。
POS-PHY接口是同步接口，即所有数据都是用和时钟同步的。在本方案设计中，数据发送方向和接受方向上时钟的处理是一致的，现已发送方向为例，主控卡11上NP为数据发送端，通过背板传输，业务卡12上DSP为接收端，DSP接收到请求后，回传STPA应答信号到NP，单向传输线路长度会达到7inch，单向走线时延估算为7inch*0.17ns/inch＝1.19ns；每英寸走线延时大约为0.17纳秒(ns，nanosecond)。
为了保证时钟的质量，在主控卡11和业务卡12上分别加了支持热插拔的时钟buffer，每个时钟buffer的门传输延迟典型值为1.7ns。为了支持数据线上的热插拔，分别在主控卡上和业务卡上的数据线上加了热插拔buffer，每个数据热插拔buffer的门传输延迟最大值为0.25ns。
NP的时钟和DSP的时钟是同源的，都来自于主控板11上的时钟驱动芯片112。如果没有FPGA延时电路113对时钟的处理，那么DSP的时钟会比NP的时钟延迟1.19ns+1.7ns+1.7ns＝4.59ns，在时刻T0＝0ns，NP用NP侧的时钟将数据打出，在下一周期时刻T1＝20ns+4.59ns，DSP准备用DSP侧的时钟将应答信号打出，在时刻T2＝T1+4ns＝20ns+8.59ns，STPA应答信号有效，经过数据通道的延时1.19ns+0.25ns+0.25ns＝1.69ns，即时刻T3＝T2+1.69ns＝20ns+10.28ns，将应答信号送到NP，因为是在下一周期处理，所以20ns是代表下一周期，则时间余量为12ns-10.28ns＝1.72ns。
为了保证NP与DSP的POS-PHY的时钟相位能够尽量一致，主控板上的FPGA将时钟源的时钟也延迟4.59ns后送给NP。那么DSP的时钟会比NP的时钟延迟为0ns，在时刻T0＝0ns，NP用NP侧的时钟将数据打出，在下一周期时刻T1＝20ns，DSP准备用DSP侧的时钟将应答信号打出，在时刻T2＝T1+4ns＝20ns+4ns，STPA应答信号有效，经过数据通道的延时1.19ns+0.25ns+0.25ns＝1.69ns，即时刻T3＝T2+1.69ns＝20ns+5.69ns，将应答信号送到NP，因为是在下一周期处理，所以20ns是代表下一周期，则时间余量为12ns-5.69ns＝6.31ns。比起未用FPGA的方案，时间余量多出4.59ns，大约多出5ns，相当于总线周期为20ns+5ns＝25ns，即总线频率为40MHz时的时序余量。
本发明还提供一种POS-PHY接口设计方法，应用于一块主控卡通过背板上的POS-PHY总线与至少一块业务卡相连的接口设备。在一个实施例中，如图4所示，所述POS-PHY接口设计方法包括：
步骤S1，所述主控卡芯片和所述业务卡芯片同一个时钟源。具体地，所述时钟源来自于主控卡，可以为主控卡上的时钟驱动芯片。
步骤S2，通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。在一个实施例中，所述通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY总线上的时钟源位于所述主控卡端，所述POS-PHY总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡的芯片；所述POS-PHY总线上的时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片；所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。所述FPGA延时电路的实现包括两种方式：一是FPGA延时电路通过门电路延时实现；二是FPGA延时电路通过锁相环与门电路延时共同实现。
综上所述，本发明的一种POS-PHY接口设备及设计方法，具有以下有益效果：通过通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。从而使本设计中的50Mbps的POS-PHY接口的时间余量达到了40Mbps的接口的POS-PHY接口的时间余量的水平，来满足50Mbps的POS-PHY接口总线的稳定性和可靠性。本发明的技术方案采用了POS-PHY接口上背板的方案可以使多个业务卡共用一片主板卡上的芯片(网络处理芯片，NP)，极大地节省了成本。同时可以实现POS-PHY的接口速率为50Mbps，使系统的吞吐量能达到理论上的最大值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种POS-PHY接口设备，其特征在于，所述POS-PHY接口设备包括一块主控卡和至少一块业务卡，其中： 
所述主控卡上的芯片通过背板上的POS-PHY总线与所述业务卡上的芯片相连； 
所述POS-PHY接口设备的时钟驱动芯片位于所述主控卡； 
所述接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片； 
所述接口时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。 
2.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述主控卡芯片与所有所述业务卡芯片的走线长度和所述时钟驱动芯片与所有所述业务卡芯片的走线长度差异不超过0.5英寸。 
3.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述预设时间包括所述主控卡的热插拔时钟芯片产生的延时值、业务卡上的热插拔时钟芯片产生的延时值以及所述时钟驱动芯片与所述业务卡芯片的走线产生的延时值之和。 
4.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述FPGA延时电路通过门电路延时实现。 
5.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述FPGA延时电路通过锁相环与门电路延时共同实现。 
6.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述主控卡上的芯片为网络处理器芯片。 
7.根据权利要求1所述的POS-PHY接口设备，其特征在于：所述业务卡上的芯片为数据信号处理芯片。 
8.一种POS-PHY接口设计方法，其特征在于：应用于一块主控卡通过背板上的POS-PHY 总线与至少一块业务卡相连的接口设备，所述POS-PHY接口设计方法包括：所述主控卡芯片和所述业务卡芯片同一个时钟源；通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。 
9.根据权利要求8所述的POS-PHY接口设计方法，其特征在于：所述通过FPGA延时电路使得所述时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致的具体实现包括：所述POS-PHY总线上的时钟源位于所述主控卡端，所述POS-PHY总线上的时钟信号通过主控卡和业务卡上的热插拔时钟芯片到达所述业务卡的芯片；所述POS-PHY总线上的时钟信号经过FPGA延时电路后到达所述主控卡的芯片，所述FPGA延时电路使得所述时钟信号延时预设时间段后到达所述主控卡的芯片；所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。 
10.根据权利要求8所述的POS-PHY接口设计方法，其特征在于：所述FPGA延时电路通过门电路延时实现。 
11.根据权利要求8所述的POS-PHY接口设计方法，其特征在于：所述FPGA延时电路通过锁相环与门电路延时共同实现。 
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