CN111124982B - 一种异步时钟数据同步电路 - Google Patents

一种异步时钟数据同步电路 Download PDF

Info

Publication number
CN111124982B
CN111124982B CN201911297422.9A CN201911297422A CN111124982B CN 111124982 B CN111124982 B CN 111124982B CN 201911297422 A CN201911297422 A CN 201911297422A CN 111124982 B CN111124982 B CN 111124982B
Authority
CN
China
Prior art keywords
data
control signal
module
alignment
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911297422.9A
Other languages
English (en)
Other versions
CN111124982A (zh
Inventor
万书芹
范晓捷
张甘英
季惠才
王栋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN201911297422.9A priority Critical patent/CN111124982B/zh
Publication of CN111124982A publication Critical patent/CN111124982A/zh
Application granted granted Critical
Publication of CN111124982B publication Critical patent/CN111124982B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Abstract

本发明公开一种异步时钟数据同步电路，属于高速串行接口技术领域。所述异步时钟数据同步电路包括控制信号产生模块、存储模块和数据对齐模块。所述控制信号产生模块根据协议的不同参数产生存储控制信号CTRL_E和采样对齐控制信号CTRL_S；所述存储模块根据存储控制信号CTRL_E为数据提供存储空间；所述数据对齐模块根据采样对齐控制信号CTRL_S纠正数据的偏斜量，对数据进行对齐采样并传送给下一级处理模块。该电路可以根据时钟的不同调节时间偏斜预算，调节范围为n个链路层工作时钟，n为可变量，根据设计的需求取值，可有效同步JESD204B协议中多路数据。

Description

一种异步时钟数据同步电路
技术领域
本发明涉及高速串行接口技术领域，特别涉及一种异步时钟数据同步电路。
背景技术
JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法(通常是ADC或DAC与FPGA接口)，相比于通常的并行数据传输，这是一种更高速度的串行接口。该接口速度高达12.5Gbps/通道，使用帧串行数据链路及嵌入式时钟和对齐字符。它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。
JESD204B标准是一个分层规范，主要包括物理层、链路层和传输层，各层完成特定的功能。其中物理层又名SERDES层，负责在线路速率下发射或接收字符，主要包括串行器、解串器、驱动器、接收机、时钟和数据恢复；链路层对选择性加扰的8位字节进行8B/10B编解码，生成并检测特殊控制符，用以实现通道对准监控和维护；传输层实现帧数据和样本数据之间的转换。
数据在各层之间的数据流向为：物理层-〉链路层->传输层。由于协议中各层的工作时钟来自不同的时钟域，两个不同域时钟之间的相位不可避免存在一定的偏差，因此数据不能确保正确采样。当数据来自多个发送器时，这些数据在时间上的偏斜预算最远应当可偏斜68个单位，以204B标准规定的最高通道速率12.5Gbit/s来计算，则最大偏斜为68*80ps＝5.44ns。为了能够为数据在PCB上的走线预留充足的偏斜裕量，在物理层和链路层之间的数据传输之间，设计一个异步时钟数据同步模块电路十分必要。
发明内容
本发明的目的在于提供一种异步时钟数据同步电路，以解决来自不同时钟域采样的数据之间存在着相位偏差，而导致数据不能正确采样的问题。尤其是在JESD204B协议中，当数据来自多个发送器时，这些数据在时间上的偏斜可以通过本发明提供的异步时钟数据同步电路得到有效纠正。
为解决上述技术问题，本发明提供一种异步时钟数据同步电路，包括：
控制信号产生模块，根据协议的不同参数产生存储控制信号和采样对齐控制信号；
存储模块，根据所述存储控制信号产生模块产生的控制信号为数据提供存储空间；
数据对齐模块，根据所述采样对齐控制信号纠正数据的偏斜量，对数据进行对齐采样并传送给下一级处理模块。
可选的，所述控制信号产生模块的输入端输入协议参数M和L、偏斜预算设置值n、时钟信号PCLK和DCLK，输出端与所述存储模块和所述数据对齐模块相连，将产生的控制信号提供给所述存储模块和所述数据对齐模块；控制所述存储模块根据预先设计的要求来存储数据、以及控制所述数据对齐模块对存在不同偏斜量的数据完成同步对齐采样。
可选的，所述存储模块存储数据的时序由所述控制信号产生模块生成的控制逻辑决定，在所述控制逻辑的控制下，所述存储模块打开存储通道，存入数据，并保持n个时钟周期，在这n个周期内数据保持不变，该n是偏斜预算设置值。
可选的，所述存储模块包括输入控制使能端，在使能端为高电平1时，外部数据输入；在使能端为低电平0时，保持数据。
可选的，所述数据对齐模块能够采样数据偏斜范围为n*PHY_CLK，该n是偏斜预算设置值。
在本发明中提供了一种异步时钟数据同步电路，包括控制信号产生模块、存储模块和数据对齐模块。所述控制信号产生模块根据协议的不同参数产生相应的控制信号(包括存储控制信号CTRL_E和采样对齐控制信号CTRL_S)；所述存储模块根据存储控制信号CTRL_E为数据提供存储空间；所述数据对齐模块根据采样对齐控制信号CTRL_S纠正数据的偏斜量，对数据进行对齐采样并传送给下一级处理模块。该电路可以根据时钟的不同调节时间偏斜预算，调节范围为n个链路层工作时钟，n为可变量，根据设计的需求取值，可有效同步JESD204B协议中多路数据。
附图说明
图1是本发明提供的异步时钟数据同步电路结构示意图；
图2是异步时钟数据同步电路中存储模块的结构示意图；
图3是控制信号产生模块产生的存储控制信号示意图；
图4是控制信号产生模块产生的采样对齐控制信号示意图；
图5是数据同步工作流程仿真图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种异步时钟数据同步电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种异步时钟数据同步电路，其结构如图1所示，包括控制信号产生模块100、存储模块200和数据对齐模块300。所述控制信号产生模块100根据协议的不同参数产生相应的控制信号(包括存储控制信号CTRL_E和采样对齐控制信号CTRL_S)；所述存储模块200根据所述控制信号产生模块100产生的存储控制信号CTRL_E为数据提供存储空间；所述数据对齐模块300根据采样对齐控制信号CTRL_S纠正数据的偏斜量，对数据进行对齐采样并传送给下一级处理模块。当物理层的时钟周期为PHY_CLK，链路层的时钟与数据处理层的时钟一致，周期为DATA_CLK。本发明的异步时钟数据同步电路能够容忍的数据偏斜为n*PHY_CLK，其中偏斜预算设置值n可以根据应用要求和协议内容来确定。如果系统定义JESD204B的数据传输速率为12.5Gbps，偏斜预算设置值n为5，则数据偏移预算为5*80ps＝0.4ns。
前级电路将协议参数M和L、偏斜预算设置值n、时钟信号PCLK和DCLK输入至所述控制信号产生模块100，所述控制信号产生模块100根据输入的参数值产生相应的控制信号，并输出给所述存储模块200和所述数据对齐模块300，从而控制所述存储模块200根据预先设计的要求来存储数据、以及控制所述数据对齐模块300对存在不同偏斜量的数据完成同步对齐采样，实现对异步时钟数据同步采样，避免数据传输过程中由线路及时钟带来的偏斜，从而导致的数据的不同步，尤其在多通道数据传输的情况下。
请参阅图2，是存储模块200的电路结构图，E、CP、CDN、CP、Q、Q`是电路中的信号；所述存储模块200包括输入控制使能端E。当使能端E为高电平1时，且时钟为下降沿，数据D(即DATA_IN信号)传输至节点1，并存储在第一存储回路中，在时钟的上升沿输出至节点2，并存储在第二存储回路中；当E为低电平0时，且时钟为下降沿，数据Q`传输至节点1，存储在第一存储回路中，在时钟的上升沿输出至节点2，并存储在第二存储回路中。其中Q`＝Q，在下一个使能信号到来之前，由时钟驱动，输出一直保持Q的值。当CDN信号为0时，输出一直保持为0，只有CDN信号为1时以上工作状态才正常运行。
图3是以偏斜预算设置值n＝5为例，由控制信号产生模块产生的控制所述存储模块200存储的存储控制信号。所述存储模块200在存储控制信号的控制下，打开存储通道，让数据进入存储空间，在下一个存储控制信号到达之前保持数据不变。数据的偏斜的区间为5*PHY_CLK。
图4是所述数据对齐模块300的工作仿真图。由所述存储模块200存储的数据，在采样对齐控制信号控制下，与内部数据处理时钟DATA_CLK对齐。数据的实际延迟是一个PHY_CLK周期加上DATA_CLK相对于PHY_CLK的相位差，而采样对齐控制信号的有效区域为5*PHY_CLK。
请参阅图5，是当n＝5时的一组数据同步工作流程仿真图。一串数据流在存储控制信号的控制下，经过所述存储模块200后输出一组偏斜区域为5*PHY_CLK的数据，所述数据对齐模块300在采样对齐控制信号工作下将数据统一对齐到数据处理时钟下。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (4)

1.一种异步时钟数据同步电路，其特征在于，包括：
控制信号产生模块，根据协议的不同参数产生存储控制信号和采样对齐控制信号；
存储模块，根据所述存储控制信号为数据提供存储空间；
数据对齐模块，根据所述采样对齐控制信号纠正数据的偏斜量，对数据进行对齐采样并传送给下一级处理模块；
所述控制信号产生模块的输入端输入协议参数M和L、偏斜预算设置值n、时钟信号PCLK和DCLK，输出端与所述存储模块和所述数据对齐模块相连，将产生的控制信号提供给所述存储模块和所述数据对齐模块；控制所述存储模块根据预先设计的要求来存储数据、以及控制所述数据对齐模块对存在不同偏斜量的数据完成同步对齐采样。
2.如权利要求1所述的异步时钟数据同步电路，其特征在于，所述存储模块存储数据的时序由所述控制信号产生模块生成的控制逻辑决定，在所述控制逻辑的控制下，所述存储模块打开存储通道，存入数据，并保持n个时钟周期，在这n个周期内数据保持不变，该n是偏斜预算设置值。
3.如权利要求1所述的异步时钟数据同步电路，其特征在于，所述存储模块包括输入控制使能端，在使能端为高电平1时，外部数据输入；在使能端为低电平0时，保持数据。
4.如权利要求1所述的异步时钟数据同步电路，其特征在于，所述数据对齐模块能够采样数据偏斜范围为n*PHY_CLK，该n是偏斜预算设置值。
CN201911297422.9A 2019-12-17 2019-12-17 一种异步时钟数据同步电路 Active CN111124982B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911297422.9A CN111124982B (zh) 2019-12-17 2019-12-17 一种异步时钟数据同步电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911297422.9A CN111124982B (zh) 2019-12-17 2019-12-17 一种异步时钟数据同步电路

Publications (2)

Publication Number Publication Date
CN111124982A CN111124982A (zh) 2020-05-08
CN111124982B true CN111124982B (zh) 2021-07-06

Family

ID=70499183

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911297422.9A Active CN111124982B (zh) 2019-12-17 2019-12-17 一种异步时钟数据同步电路

Country Status (1)

Country Link
CN (1) CN111124982B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113253796B (zh) * 2021-07-01 2021-10-08 北京智芯微电子科技有限公司 异步输入信号的同步方法及装置、中央处理器、芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834715A (zh) * 2010-04-26 2010-09-15 华为技术有限公司 一种数据处理方法及数据处理系统以及数据处理装置
CN103248341A (zh) * 2013-05-06 2013-08-14 复旦大学 一种适用于vlsi片上时钟系统的偏斜检测和去偏斜调节电路
CN103618551A (zh) * 2013-10-18 2014-03-05 中国电子科技集团公司第十研究所 基于jesd204传输协议实现串行ad采样的方法及其装置
CN103729312A (zh) * 2012-10-11 2014-04-16 中国航空工业集团公司第六三一研究所 基于异步fifo的多路异步数据同步方法
CN103905038A (zh) * 2014-03-24 2014-07-02 东南大学 周期预计算偏斜补偿电路及其fpga片内延迟锁定环方法
CN104063342A (zh) * 2014-05-30 2014-09-24 中国电子科技集团公司第十研究所 基于jesd204协议的ip核
CN106160912A (zh) * 2016-07-19 2016-11-23 华为技术有限公司 一种编码方法、相关设备及系统
CN106789765A (zh) * 2016-11-18 2017-05-31 广东工业大学 一种通信链路管理方法及系统
US10320340B1 (en) * 2018-01-11 2019-06-11 Analog Devices Global Unlimited Company Frequency-shaped digital predistortion

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8832336B2 (en) * 2010-01-30 2014-09-09 Mosys, Inc. Reducing latency in serializer-deserializer links

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101834715A (zh) * 2010-04-26 2010-09-15 华为技术有限公司 一种数据处理方法及数据处理系统以及数据处理装置
CN103729312A (zh) * 2012-10-11 2014-04-16 中国航空工业集团公司第六三一研究所 基于异步fifo的多路异步数据同步方法
CN103248341A (zh) * 2013-05-06 2013-08-14 复旦大学 一种适用于vlsi片上时钟系统的偏斜检测和去偏斜调节电路
CN103618551A (zh) * 2013-10-18 2014-03-05 中国电子科技集团公司第十研究所 基于jesd204传输协议实现串行ad采样的方法及其装置
CN103905038A (zh) * 2014-03-24 2014-07-02 东南大学 周期预计算偏斜补偿电路及其fpga片内延迟锁定环方法
CN104063342A (zh) * 2014-05-30 2014-09-24 中国电子科技集团公司第十研究所 基于jesd204协议的ip核
CN106160912A (zh) * 2016-07-19 2016-11-23 华为技术有限公司 一种编码方法、相关设备及系统
CN106789765A (zh) * 2016-11-18 2017-05-31 广东工业大学 一种通信链路管理方法及系统
US10320340B1 (en) * 2018-01-11 2019-06-11 Analog Devices Global Unlimited Company Frequency-shaped digital predistortion

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JESD204B接口的研究与实现;赵佳;《中国优秀硕士学位论文全文数据库 信息科技辑》;20180415(第04期);第2.5节 *

Also Published As

Publication number Publication date
CN111124982A (zh) 2020-05-08

Similar Documents

Publication Publication Date Title
US7912169B2 (en) Synchronization device and semiconductor device
EP1388975B1 (en) System and method for data transition control in a multirate communication system
JP6433973B2 (ja) データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク
US8194652B2 (en) Serializer for generating serial clock based on independent clock source and method for serial data transmission
KR100936445B1 (ko) 고속 직렬-병렬 변환시스템 및 방법
US8817929B2 (en) Transmission circuit and communication system
US9660846B2 (en) High-speed serial data signal receiver circuitry
CN108736897B (zh) 应用于高速接口物理层芯片的并串转换电路及装置
EP3114792B1 (en) Clock recovery circuit for multiple wire data signals
CN111193891A (zh) 一种基于FPGA的Camera Link数据接收系统及传输方法
JP5365132B2 (ja) 直列信号の受信装置、直列伝送システム、直列伝送方法、直列信号の送信装置
CN111124982B (zh) 一种异步时钟数据同步电路
US7796063B2 (en) Data transmission circuits and data transceiver systems
US11157433B2 (en) Multi-chip module rate adjustment
JP5610540B2 (ja) シリアル通信用インターフェース回路及びパラレルシリアル変換回路
US7656325B1 (en) Serializer-deserializer (SerDes) having a predominantly digital architecture and method of deserializing data
JP2015046715A (ja) 通信回路及び情報処理装置
US20100316068A1 (en) Transport Over an Asynchronous XAUI-like Interface
JP2011223366A (ja) データ受信回路
CN110162503B (zh) 高速数据同步电路及数据同步方法
JP2006109426A (ja) 同期装置及び半導体装置
US7206323B1 (en) Interfacing 622.08 MHz line interface to a 77.76 MHz SONET framer
CN104407534B (zh) 一种分集式多芯片同步系统
CN100568794C (zh) 使用半频时钟实现双倍速率数据采样的采样方法和系统
WO2023175967A1 (ja) リンク確立装置、方法及びシステム

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant