CN104407534B - 一种分集式多芯片同步系统 - Google Patents

Abstract

本发明涉及一种分集式多芯片同步系统，属于高速DDS和高速DAC中的多芯片应用技术领域。与常规的多芯片同步系统相比，本发明具有以下特点：1)在发送端发送两路同步信号sync1和sync2，两路信号可以互相做为备份信号，当一个收到外界干扰时另一个仍然可以传输同步信息；2)在接收端通过N路时钟信号遍历查找的方式给出sync1信号和sync2信号时序恰当的接收时钟，提高了接收的可靠性；3)还使用了接收状态监测器来监测两路同步信号接收是否正确，当某一路接收不正确时可以切换使用接收正确的另一路。这种分集式的实现方式可显著提高同步复位信号接收的可靠性。本发明电路可广泛应用于高速DDS和高速DAC中的多芯片同步功能的实现。

Description

一种分集式多芯片同步系统

技术领域

本发明属于高速DDS和高速DAC中的多芯片应用技术领域，涉及一种分集式多芯片同步系统。

背景技术

高速DDS、DAC芯片中需使用多组不同频率的时钟信号，一般由最高频率时钟的2^N分频产生。如图1所示，以四分频为例，在多组芯片同时使用时，芯片内部的分频器的初始状态不同会导致多组芯片内部的时钟时序不同，使多组芯片无法同步工作。

常规的多芯片同步设计时序如图2所示，以四分频为例，由主同步芯片输出一个同步复位信号(一般为最大分频时钟)，多个芯片(包括主同步芯片和从同步芯片)同时接收这一信号用来对内部分频器进行周期性复位，保证多个芯片内部时钟时序同步。

随着芯片的工作频率越来越高，同步复位信号受到信道干扰等的影响而出现接收错误，会导致多芯片同步功能出现偶然性或周期性的错误如图3所示。

发明内容

有鉴于此，本发明的目的在于提供一种分集式多芯片同步系统，为达到上述目的，本发明提供如下技术方案：

一种分集式多芯片同步系统，包括：

同步复位信号发送端包括2个驱动器：驱动器1和驱动器2，1个可调延时器，1个串行接口；

驱动器1的输入端接内部同步信号，输出端向芯片外部输出sync1信号；

可调延时器有3个输入端和1个输出端，其中一个输入端接内部同步信号，另一个输入端接sys_ck信号，第三个输入端接n1信号；输出端接驱动器2，输出延时了n1·T后的内部同步信号；

驱动器2的输入端接可调延时器的输出端，输出端向芯片外部输出sync2信号，其中sync1和sync2之间的延时为n1·T；

串行接口的输入端接n1信号，输出端向芯片外部输出串行格式的n1的值；

同步复位信号接收端包括2个接收触发器：接收触发器1和接收触发器2，1个串行接口，2个接收状态检测器，1个接收时序控制器，1个接收时钟产生器，1个接收时序选择器，2个延时器：延时器1和延时器2，2个接收状态监测器，1个复位信号选择控制器，1个二选一mux；

接收触发器1有2个输入端，1个输出端。数据输入端接sync1信号，时钟输入端接sync_ck<a>信号(其中1≤a≤N)，输出端输出sync1_rcv信号；

接收触发器2有2个输入端，1个输出端。数据输入端接sync2信号，时钟输入端接sync_ck<b>信号(其中1≤b≤N)，输出端输出sync2_rcv信号；

串行接口的输入端接Sn1信号，输出端接接收时序控制器，输出n1信号；

接收状态检测器1有3个输入端，1个输出端，其中一个输入端接sync1信号，另一个输入端接sync_ck<a>信号，第三个输入端接rcv_over信号；输出端输出state1信号；

接收状态检测器2有3个输入端，1个输出端，其中一个输入端接sync2信号，另一个输入端接sync_ck<b>信号，第三个输入端接rcv_over信号；输出端输出state2信号；

接收时钟产生器有2个输入端和1个输出端，其中一个输入端接sys_ck信号，周期为T；另一个输入端接int_sync_ck信号，周期为N/2·T；输出端输出N路sync_ck<N：1>信号；

接收时序控制器有3个输入端和4个输出端，其中一个输入端接n1信号；另一个接收sync_ck<N：1>信号；第三个输入接sync1_rcv信号，其中一个输出端输出rcv_over信号；另一个输出端接接收时序选择器，输出b信号；第三个输出端输出sync_ck<a>信号；第四个输出端接延时器1和延时器2，输出del<2:1>信号；

接收时序选择器有2个输入端和1个输出端，一个输入端接sync_ck<N：1>信号，另一个输入端接b信号，其中一个输出端输出sync_ck<b>信号；

延时器1有2个输入和1个输出端，其中一个输入端接sync1_rcv信号，另一个输入端接del<1>信号；输出端接二选一mux的输入端in1；

延时器2有2个输入和1个输出端，其中一个输入端接sync2_rcv信号，另一个输入端接del<2>信号，输出端接二选一mux的输入端in2；

接收状态监测器1有2个输入端和1个输出端，其中一个输入端接state1信号，另一个输入端接rcv_over信号，输出端输出m1信号；

接收状态监测器2有2个输入端和1个输出端，其中一个输入端接state2信号，另一个输入端接rcv_over信号；

复位信号选择控制器有2个输入端和2个输出端，其中2个输入端分别接m1和m2信号，其中1个输出端接二选一mux，输出sync_sel信号；另一个输出端输出error信号；

二选一mux有3个输入端和1个输出端，其中两个数据输入端分别接延时器1和延时器2的输出in1和in2信号，一个选择控制输入端接sync_sel信号，输出端输出内部分频器的复位信号。

进一步，所述发送端输出两路同步信号。

进一步，所述接收端通过N路时钟信号遍历查找的方式找出时序恰当的接收时钟来接收sync1信号，再通过遍历的方法给出sync2信号的时序恰当的接收时钟，应用于sync1和sync2信号的接收。

进一步，所述接收端中使用接收状态检测器1和接收状态检测器2来监测两路同步信号是否接收正确。

进一步，所述接收端中的复位信号选择控制器根据接收状态监测器1和接收状态监测器2的监测结果，通过二选一mux开关来选择接收正确的同步复位信号送入芯片内部分频器。

本发明的有益效果在于：

1)本发明由于在发送端采用了两路同步信号sync1和sync2，且时序没有对齐(相互之间有延迟，因此某一时刻的瞬时干扰无法同时影响两路信号的接收)，两路信号互相可以做为备份信号，当一个收到外界干扰时另一个仍然可以传输同步信息。

2)本发明由于在接收端通过N路时钟信号遍历查找的方式找出时序恰当的接收时钟来接收sync1信号，对sync1接收时钟的查找结果给出sync2信号的时序恰当的接收时钟，应用于sync1和sync2信号的接收，提高了两路同步复位信号接收的可靠性。

3)本发明由于在接收端还使用了接收状态检测器来监测两路同步信号sync1和sync2的接收是否正确，当某一路同步信号接收不正确时可以通过二选一mux开关切换来使用另一路接收正常的同步信号，且切换操作不影响内部正常工作。这种分集式的实现方式可显著提高同步复位信号接收的可靠性。

附图说明

为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：

图1为多芯片同步问题由来的示意图；

图2为常规多芯片同步设计的时序示意图；

图3为常规多芯片同步设计中同步复位信号接收出错时导致时序不同步的示意图；

图4为本发明的同步复位信号发送端示意图；

图5为本发明的同步复位信号接收端示意图；

图6为接收时钟产生器的功能示意图。

具体实施方式

下面将结合附图，对本发明的优选实施例进行详细的描述。

本发明具体实施的一种分集式多芯片同步系统的发送端和接收端分别如图4、图5所示。具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。

本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。

本发明具体实施的分集式多芯片同步系统的发送端结构图如图4所示。在图4中：

驱动器1和驱动器2的功能是增加信号的驱动能力，采用常规数字电路可以实现。

可调延时器的功能是根据n1的输入值(0<n1<N/2)将输入信号延迟n1·T后输出。采用常规数字电路可以实现。串行接口为常规串行接口电路，将内部的n1的值通过串行接口发送出去(Sn1信号)。采用常规数字电路可以实现。

本发明具体实施的分集式多芯片同步系统的接收端结构图如图5所示。在图5中：

接收触发器1为常规D触发器，数据输入端接sync1，时钟输入端接sync_ck<a>，输出端输出sync1_rcv信号。接收触发器2为常规D触发器，数据输入端接sync2，时钟输入端接sync_ck<b>，输出端输出sync2_rcv信号。

串行接口为常规串行接口电路，接收外部串行格式的Sn1信号从中得到n1值并输入接收时序控制器。采用常规数字电路可以实现。

接收状态检测器1的数据输入端接sync1，时钟输入端接sync_ck<a>信号，输出端输出state1信号。当rcv_over信号为“1”以后，用sync_ck<a>信号对sync1信号进行采样，正常的采样结果应该是一串“0”、“1”均匀分布的数码串，对采样结果进行奇偶校验，采样结果正常的情况下令state1信号输出“1”。当sync1出现某种干扰导致接收出错时，令state1变为“0”。采用常规的数字电路实现。

接收状态检测器2的数据输入端接sync2，时钟输入端接sync_ck<b>信号，输出端输出state2信号。当rcv_over信号为“1”以后，用sync_ck<b>信号对sync2信号进行采样，正常的采样结果应该是一串“0”、“1”均匀分布的数码串，对采样结果进行奇偶校验，采样结果正常的情况下令state2信号输出“1”。当sync2出现某种干扰导致接收出错时，令state2变为“0”。采用常规的数字电路实现。

接收时钟产生器的功能为：如图6所示，接收内部的int_sync_ck信号(周期为N/2·T)和sys_ck信号(周期为T)，产生N路sync_ck<N：1>信号(N个延时间隔为T的周期为N/2·T的接收时钟信号)。采用常规的数字电路实现。

接收时序控制器的功能为：首先用sync_ck<N：1>这N路时钟信号(周期为N/2·T)轮流对sync1信号(周期为N·T)进行采样，得到sync1_rcv的N个采样值，根据N个采样值中“0”和“1”的位置来判断sync1信号的上升沿和下降沿的位置，以及sync1和sync_ck<N：1>的相对位置。选取sync_ck<a>时钟信号为sync_ck<N：1>中采样值为“1”的时钟信号且位置位于sync1信号中间靠后，将sync_ck<a>信号输入到接收触发器1的时钟输入端，同时接收时序控制器将rcv_over置为“1”(rcv_over初始默认值为“0”)，表示已找到时序恰当的采样时钟。根据a信号的值可以得到b信号的值，因为已知sync1和sync2信号之间有n1·T的延迟(n1从串行接口得到)，使b＝a+n1+N/2，也就是使得sync_ck<b>时钟信号正好位于sync2信号采样值为“0”且位置在中间靠后；如果按上面算式得到b的值超过N，则输出b溢出后的余数。根据a信号的值还可以得到del<2:1>信号的值，使得del<1>＝N-a，del<2>＝N-(b-N/2)，也就是使in1信号和in2信号的时序完全对齐；如果按上述算式得到的del<2>超过N，则输出del<2>溢出后的余数。采用常规数字电路可以实现。

接收时序选择器的功能为：按照b的值从sync_ck<N：1>这N路输入的时钟信号中选择sync_ck<b>信号输出到接收触发器2的时钟输入端。采用常规数字电路可以实现。

延时器1的功能为：根据del<1>的值将输入信号sync1_rcv信号延迟del<1>个单位的T。采用常规数字电路可以实现。

延时器2的功能为：根据del<2>的值将输入信号sync2_rcv信号延迟del<2>个单位的T。采用常规数字电路可以实现。

接收状态监测器1的功能为：当接收到rcv_over的值为“1”时，对state1信号的电平进行监测。当监测到state1信号的电平为“1”时，m1的输出为“0”，表示接收正常；当监测到state1信号的电平为“0”时，m1的输出为“1”，表示接收出错。采用常规数字电路可以实现。

接收状态监测器2的功能为：当接收到rcv_over的值为“1”时，对state2信号的电平进行监测。当监测到state2信号的电平为“1”时，m2的输出为“0”，表示接收正常；当监测到state2信号的电平为“0”时，m2的输出为“1”，表示接收出错。采用常规数字电路可以实现。

复位信号选择控制器的功能为：当m1和m2都为“0”时，sync_sel信号输出“0”，表示接收到的两个同步信号sync1和sync2都正确，二选一开关选择in1输出到sync_rst。当m1为“0”和m2为“1”时，sync_sel信号输出“0”，表示接收到的sync1信号正确、sync2信号错误，二选一开关选择in1输出到sync_rst。当m1为“1”、m2为“0”时，表示接收到的sync1信号错误、sync2信号正确，sync_sel信号输出“1”，二选一开关选择in2输出到sync_rst。当m1和m2都为“1”时，表示接收到了两个同步信号sync1和sync2都出错，sync_sel信号保持原状态，error信号输出“1”(error信号默认值为“0”)。采用常规数字电路可以实现。

二选一mux开关为常规二选一mux开关。当sync_sel为“0”时，将in1选通到输出端sync_rst，当sync_sel为“1”时，将in2选通到输出端sync_rst。采用常规数字电路可以实现。同时，在本发明中，采用标准CMOS工艺制造。

最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (5)

1.一种分集式多芯片同步系统，其特征在于：包括：

同步复位信号发送端包括2个驱动器：驱动器1和驱动器2，1个可调延时器，1个串行接口；

驱动器1的输入端接内部同步信号，输出端向芯片外部输出sync1信号；

可调延时器有3个输入端和1个输出端，其中一个输入端接内部同步信号，另一个输入端接sys_ck信号，第三个输入端接n1信号；输出端接驱动器2，输出延时了n1·T后的内部同步信号；

驱动器2的输入端接可调延时器的输出端，输出端向芯片外部输出sync2信号，其中sync1和sync2之间的延时为n1·T；

串行接口的输入端接n1信号，输出端向芯片外部输出串行格式的n1的值；

同步复位信号接收端包括2个接收触发器：接收触发器1和接收触发器2，1个串行接口，2个接收状态检测器，1个接收时序控制器，1个接收时钟产生器，1个接收时序选择器，2个延时器：延时器1和延时器2，2个接收状态监测器，1个复位信号选择控制器，1个二选一mux；

接收触发器1有2个输入端，1个输出端；数据输入端接sync1信号，时钟输入端接sync_ck<a>信号，其中1≤a≤N，输出端输出sync1_rcv信号；

接收触发器2有2个输入端，1个输出端；数据输入端接sync2信号，时钟输入端接sync_ck<b>信号，其中1≤b≤N，输出端输出sync2_rcv信号；

串行接口的输入端接Sn1信号，输出端接接收时序控制器，输出n1信号；

接收状态检测器1有3个输入端，1个输出端，其中一个输入端接sync1信号，另一个输入端接sync_ck<a>信号，第三个输入端接rcv_over信号；输出端输出state1信号；

接收状态检测器2有3个输入端，1个输出端，其中一个输入端接sync2信号，另一个输入端接sync_ck<b>信号，第三个输入端接rcv_over信号；输出端输出state2信号；

接收时钟产生器有2个输入端和1个输出端，其中一个输入端接sys_ck信号，周期为T；另一个输入端接int_sync_ck信号，周期为N/2·T；输出端输出N路sync_ck<N：1>信号；

接收时序控制器有3个输入端和4个输出端，其中一个输入端接n1信号；另一个接收sync_ck<N：1>信号；第三个输入接sync1_rcv信号，其中一个输出端输出rcv_over信号；另一个输出端接接收时序选择器，输出b信号；第三个输出端输出sync_ck<a>信号；第四个输出端接延时器1和延时器2，输出del<2:1>信号；

接收时序选择器有2个输入端和1个输出端，一个输入端接sync_ck<N：1>信号，另一个输入端接b信号，其中一个输出端输出sync_ck<b>信号；

延时器1有2个输入和1个输出端，其中一个输入端接sync1_rcv信号，另一个输入端接del<1>信号；输出端接二选一mux的输入端in1；

延时器2有2个输入和1个输出端，其中一个输入端接sync2_rcv信号，另一个输入端接del<2>信号，输出端接二选一mux的输入端in2；

接收状态监测器1有2个输入端和1个输出端，其中一个输入端接state1信号，另一个输入端接rcv_over信号，输出端输出m1信号；

接收状态监测器2有2个输入端和1个输出端，其中一个输入端接state2信号，另一个输入端接rcv_over信号；

复位信号选择控制器有2个输入端和2个输出端，其中2个输入端分别接m1和m2信号，其中1个输出端接二选一mux，输出sync_sel信号；另一个输出端输出error信号；

二选一mux有3个输入端和1个输出端，其中两个数据输入端分别接延时器1和延时器2的输出in1和in2信号，一个选择控制输入端接sync_sel信号，输出端输出内部分频器的复位信号。

2.根据权利要求1所述的一种分集式多芯片同步系统，其特征在于：所述发送端输出两路同步信号。

3.根据权利要求1所述的一种分集式多芯片同步系统，其特征在于：所述接收端通过N路时钟信号遍历查找的方式找出时序恰当的接收时钟来接收sync1信号，再通过对sync1接收时钟的查找结果给出sync2信号的时序恰当的接收时钟，应用于sync1和sync2信号的接收。

4.根据权利要求1所述的一种分集式多芯片同步系统，其特征在于：所述接收端中使用接收状态检测器1和接收状态检测器2来监测两路同步信号是否接收正确。

5.根据权利要求1所述的一种分集式多芯片同步系统，其特征在于：所述接收端中的复位信号选择控制器根据接收状态监测器1和接收状态监测器2的监测结果，通过二选一mux开关来选择接收正确的同步复位信号送入芯片内部分频器。