CN108322483A - 一种基于jesd204b协议的接收端电路的实现方法 - Google Patents

Abstract

本发明提供一种基于JESD204B协议的接收端电路的实现方法，步骤如下：一、将各通道的链路层数据处理模块分别连接至物理层和传输层；二、分别判断各通道的控制字符以完成码组同步；三、分别缓冲各通道的数据然后同时释放以完成通道对齐；四、替换数据中的控制字符并监测错误情况；通过以上步骤，本发明实现了满足JESD204B子类1标准的高速串行接收端电路，可稳定有效地建立和保持同步链路，具有较强的通用性，可应用于不同通道参数下的接收端，复杂度较低，实现相对简单，并且链路错误监测使得本发明具有较好的鲁棒性，传输结果准确可靠。

Description

一种基于JESD204B协议的接收端电路的实现方法

【技术领域】

本发明提供一种基于JESD204B协议的接收端电路的实现方法，它是一种基于固态技术协会标准协议(JESD204B)的用于数据转换器的高速串行接收端电路的实现方法，属于通信与控制领域。

【背景技术】

伴随信息技术发展，通信系统传输速率迅速提升，相应的数据转换器与逻辑器件之间的数据吞吐率不断提高，传统并行低电压差分信号的接口速率已远不能满足要求，需要使用更高速率的高速串行接口。JESD204B是专门用于数据转换器的高速串行接口协议，它支持单通道高达12.5吉比特每秒(Gbps)的串行数据速率，并提供可重复的确定性延迟，在2011年发布后在高速转换器中逐为常见，正成为主流的数据转换器接口。由于JESD204B协议是分层协议，要求分别在物理层、数据链路层和传输层三个层次上分别予以实现，实现难度较大，所以需要一种较为通用并且相对简单的方法予以实现。

【发明内容】

(一)本发明的目的

本发明的目的是提出一种基于JESD204B协议的接收端电路的实现方法，它能够满足JESD204B协议子类1的标准要求，简单灵活地实现数据转换器和逻辑器件之间的高速串行接收端电路，提高数据传输速率。

(二)技术方案

为实现上述目的，本发明提供一种基于JESD204B协议的接收端电路的实现方法，其实施步骤如下：

步骤一、将各通道的链路层数据处理模块分别连接至物理层和传输层；

步骤二、分别判断各通道的控制字符以完成码组同步；

步骤三、分别缓冲各通道的数据然后同时释放以完成通道对齐；

步骤四、替换数据中的控制字符并监测错误情况；

其中，在步骤一中所述的“链路层”，是指JESD204B协议的第二层，介于物理层和传输层之间。数据链路层完成对物理层提供的40比特(bit)并行数据的字节分界，然后进行10bit或8bit解码、控制字节替换、解扰等，同时通过控制字节的接收，还要进行字节同步(CGS)、帧同步(IFS)、通道同步(ILS)的检测和处理，最终完成用户数据的复原和同步输出；除此之外，还要完成接收过程中出现的错误统计和处理，以及完成初始通道对齐序列即ILAS序列检测和反馈信号sync的产生；

所述的“物理层”，是指JESD204B协议的最底层；物理层完成串并转换、去加重和时钟提取等功能，最终给出未进行字节分界的40bit并行数据给数据链路层；

所述的“传输层”，是指JESD204B协议的第三层；传输层根据参数配置信息，完成帧数据到样本数据的具体映射；数据映射按照每帧数据中的采样点数分为正常采样情况下的数据映射和过采样情况下的数据映射，也可按照AD转换器所拥有的链路数量分为单通道数据映射和多通道数据映射。

其中，在步骤一中所述的“链路层数据处理模块”，是指对进入链路层的数据流进行处理以实现解码、解扰等功能的模块；主要包括误码率测试模块、时钟域转换模块、10bit或8bit解码模块、控制字节替换模块、解扰模块、通道对齐模块等。

其中，在步骤一中所述的“将各通道的链路层数据处理模块分别连接至物理层和传输层”，其作法如下：

将接收端的数据链路层功能分为状态控制和通道数据处理两部分，通道数据处理部分按照实际通道数来复用多个处理模块，并分别连接至顶层对应的物理层模块接口和传输层模块接口；其具体作法见“具体实施方式”中的第一步。

其中，在步骤二中所述的“控制字符”，是指数据链路层中链路建立和重同步过程的状态控制字符，包含多帧开始控制字符R，通道对齐控制字符A，链路配置数据开始控制字符Q，组同步控制字符K，帧对齐控制字符F；通过对控制字符的定位，可以实现代码组同步和通道对齐等操作；

所述的“码组”，是指接收端将接收的串行比特数据恢复出的有效数据流，码组同步是链路进行工作的基础,是接收端首先要检测的同步状态。

其中，在步骤二中所述的“分别判断各通道的控制字符以完成码组同步”，其作法如下：

各通道数据处理模块基于状态机检测四个及以上连续的K控制字符，状态控制模块在所有通道均检测到码组有效后，通过参考信号复位本地多帧时钟(LMFC)并置位专用同步信号(SYNC)；其具体作法见“具体实施方式”中的第二步。

其中，在步骤三中所述的“分别缓冲各通道的数据然后同时释放以完成通道对齐”，其作法如下：

各通道数据处理模块将初始通道对齐序列(ILAS)及以后的数据放入独立的缓冲区并标志缓冲区有效，状态控制模块在所有通道缓冲区均有效后，在下一个LMFC边界释放所有缓冲区，另外各通道检查ILAS序列的有效性并反馈至错误检测模块；所述“数据处理模块”，是指数据链路层的数据处理子模块。根据具体的应用场景选择合适的通道参数，复用多个数据处理模块，每一个模块对应一个接收通道，实现误码率测试、时钟域转换、10b/8b解码、控制字节替换、解扰、通道对齐等数据处理功能。

其具体作法见“具体实施方式”中的第三步。

其中，在步骤四中所述的“替换数据中的控制字符并监测错误情况”，其作法如下：

各通道数据处理模块在状态控制模块给出的帧边界上检测特殊控制字符，若符合则替换为上一个非控制字符，否则报告错误至错误检测模块；错误检测模块持续检测所有步骤中可能的错误，若超过设置的阈值则反馈至状态控制模块，申请链路重同步；其具体作法见“具体实施方式”中的第四步。

通过以上步骤，本发明实现了满足JESD204B子类1标准的高速串行接收端电路，可稳定有效地建立和保持同步链路，具有较强的通用性，可应用于不同通道参数下的接收端，复杂度较低，实现相对简单，并且链路错误监测使得本发明具有较好的鲁棒性，传输结果准确可靠。

(三)优点及功效

依据本发明的设计，本发明相对简单地实现JESD204B子类1标准的接收端电路，复杂度低、实现灵活。

依据本发明的设计，本发明能够适用于多种不同通道参数的接收端，具有较强的通用性。

依据本发明的设计，本发明可监测同步链路的多种错误情况，鲁棒性较好。

【附图说明】

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显及容易理解。附图中：

图1为本发明所述方法流程图。

图2为本发明实施例的结构框图。

图3为本发明实施例的码组同步流程图。

图4为本发明实施例的通道对齐示意图。

图中序号、符号、代号说明如下：

CGS表示Code Group Synchronization，码组同步；

SYNC表示收发器之间的同步信号；

ILAS表示初始通道对齐序列；

SYSREF表示子类1专用的本地时钟参考信号；

LMFC表示本地多帧时钟；

K字符表示K28.5控制字符，即连续8比特位10111100。

【具体实施方式】

为能对本发明的特征、目的及功能有更进一步的认知与了解，现结合具体实施例和附图对本发明进行更详细的描述。

如图1所示，本发明提供一种基于JESD204B协议的接收端电路的实现方法，具体其实施步骤如下：

第一步：将各通道的链路层数据处理模块分别连接至物理层和传输层；

接收端电路的系统框图如图2所示，按照层次结构可将接收端实现划分为三部分，其中物理层负责编码字符的串行收发，在现场可编程门阵列(FPGA)中用高速串行收发器实现；传输层负责数据样本和帧之间的映射与解映射，直接通过查表重排列实现；数据链路层负责同步链路的建立与保持。将链路层的实现分为状态控制和通道数据处理两个子模块，其中状态控制模块负责监控所有通道；通道数据处理模块根据具体的应用场景选择合适的通道参数，复用多个数据处理模块，每一个模块对应一个接收通道，并分别连接至对应的物理层模块接口和传输层模块接口，然后在后续步骤实现数据处理模块的具体功能。

第二步：分别判断各通道的控制字符以完成码组同步；

建立同步链路的前提是对齐串行比特流的码组边界，接收端需要将接收的串行比特数据恢复为有效的码组，即码组同步(CGS)。码组同步发生于链路建立阶段和重同步阶段，其处理流程如图3所示。接收端与发送端通过专用同步信号(SYNC)连接标志当前同步状况。各通道数据处理模块的码组同步通过状态机实现，在接收到至少四个连续的K28.5控制字符时表示该通道同步正常，状态控制模块在所有通道均同步正常时认为CGS有效，紧接着在参考信号(SYSREF)的上升沿复位本地多帧时钟，然后在LMFC边界置高SYNC信号向发送端报告码组同步完成，各通道数据模块进入初始通道对齐阶段，之后码组同步子模块继续检测码组有效情况，若发现异常则报告至错误监测子模块。

第三步：分别缓冲各通道的数据然后同时释放以完成通道对齐；

通道数据处理模块的通道对齐功能负责检测初始通道对齐序列并对齐多通道间的帧数据，实现流程如图4所示。其中缓冲区用先入先出存储(FIFO)实现，各通道在SYNC有效并检测到第一个R控制字符(00011100)后，将数据持续放入缓冲区中，同时标志该通道缓冲区有效，状态控制模块在所有通道的缓冲区均有效时认为ILAS有效，然后在下一个LMFC边界同时释放所有通道的缓冲区，完成多通道间同步。

各通道数据模块在检测到第一个R控制字符后的四个多帧长度数据为ILAS序列，需要分别检测其格式是否满足规范并报告至错误监测模块。

第四步：替换数据中的控制字符并监测错误情况；

经过通道对齐后的数据需要替换其中的控制字符以还原为用户数据。在各通道数据处理模块的数据替换子模块中缓存上一个非控制字符，分别在状态控制模块给出的帧边界上检测控制字符F(11111100)、在多帧边界上检测控制字符A(01111100)，若检测到则替换为上一个非控制字符。若在其他位置上监测到控制字符F和A，则报告对齐字符错误至错误监测模块；若检测到意外控制字符(非F和A的控制字符)，则视为等同于8B/10B无效字符的错误。错误检测子模块持续地检查这些错误以及前几个步骤中给出的错误标志，若超过了设置的错误阈值则会报告错误有效标志至状态控制模块，通过SYNC控制功能进一步请求链路重同步。其中错误阈值可根据需要预先设置，在发现与码组有效性有关的不均等性错误和不在解码表错误时，可提供一定的灵活性；而为了保证链路较好的鲁棒性，在发现了ILAS序列错误和对齐字符错误等情况时需要立刻进行链路重同步。

替换后的输出数据和帧错误标志继续传递至传输层做解映射后即恢复为原始用户数据，至此完成了所有的数据处理。

虽然本发明已以实施例揭露如上，然而其仅仅为示例，并非用以限制本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做出种种等同的改变或替换，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (7)

1.一种基于JESD204B协议的接收端电路的实现方法，其特征在于：其实施步骤如下：

步骤一、将各通道的链路层数据处理模块分别连接至物理层和传输层；

步骤二、分别判断各通道的控制字符以完成码组同步；

步骤三、分别缓冲各通道的数据然后同时释放以完成通道对齐；

步骤四、替换数据中的控制字符并监测错误情况；

通过以上步骤，本发明实现了满足JESD204B子类1标准的高速串行接收端电路，可稳定有效地建立和保持同步链路，具有较强的通用性，可应用于不同通道参数下的接收端，复杂度较低，实现相对简单，并且链路错误监测使得本发明具有较好的鲁棒性，传输结果准确可靠。

2.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：

在步骤一中所述的“链路层”，是指JESD204B协议的第二层，介于物理层和传输层之间；数据链路层完成对物理层提供的40bit并行数据的字节分界，然后进行10bit及8bit解码、控制字节替换和解扰，同时通过控制字节的接收，还要进行字节同步即CGS、帧同步即IFS、通道同步即ILS的检测和处理，最终完成用户数据的复原和同步输出；除此之外，还要完成接收过程中出现的错误统计和处理，以及完成ILAS序列检测和反馈信号sync的产生；

所述的“物理层”，是指JESD204B协议的最底层；物理层完成串并转换、去加重和时钟提取功能，最终给出未进行字节分界的40bit并行数据给数据链路层；

所述的“传输层”，是指JESD204B协议的第三层；传输层根据参数配置信息，完成帧数据到样本数据的具体映射；数据映射按照每帧数据中的采样点数分为正常采样情况下的数据映射和过采样情况下的数据映射，也能按照AD转换器所拥有的链路数量分为单通道数据映射和多通道数据映射；

其中，在步骤一中所述的“链路层数据处理模块”，是指对进入链路层的数据流进行处理以实现解码、解扰功能的模块；包括误码率测试模块、时钟域转换模块、10b/8b解码模块、控制字节替换模块、解扰模块和通道对齐模块。

3.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：

在步骤一中所述的“将各通道的链路层数据处理模块分别连接至物理层和传输层”，其作法如下：

将接收端的数据链路层功能分为状态控制和通道数据处理两部分，通道数据处理部分按照实际通道数来复用预定个处理模块，并分别连接至顶层对应的物理层模块接口和传输层模块接口。

4.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：

在步骤二中所述的“控制字符”，是指数据链路层中链路建立和重同步过程的状态控制字符，包含多帧开始控制字符R，通道对齐控制字符A，链路配置数据开始控制字符Q，组同步控制字符K，帧对齐控制字符F；通过对控制字符的定位，能实现代码组同步和通道对齐等操作；

所述的“码组”，是指接收端将接收的串行比特数据恢复出的有效数据流，码组同步是链路进行工作的基础,是接收端首先要检测的同步状态。

5.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：

在步骤二中所述的“分别判断各通道的控制字符以完成码组同步”，其作法如下：

各通道数据处理模块基于状态机检测四个及以上连续的K控制字符，状态控制模块在所有通道均检测到码组有效后，通过参考信号复位本地多帧时钟即LMFC并置位专用同步信号即SYNC。

6.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：在步骤三中所述的“分别缓冲各通道的数据然后同时释放以完成通道对齐”，其作法如下：

各通道数据处理模块将初始通道对齐序列即ILAS及以后的数据放入独立的缓冲区并标志缓冲区有效，状态控制模块在所有通道缓冲区均有效后，在下一个LMFC边界释放所有缓冲区，另外各通道检查ILAS序列的有效性并反馈至错误检测模块；所述“数据处理模块”，是指数据链路层的数据处理子模块；根据具体的应用场景选择合适的通道参数，复用预定个数据处理模块，每一个模块对应一个接收通道，实现误码率测试、时钟域转换、10bit及8bit解码、控制字节替换、解扰和通道对齐数据处理功能。

7.根据权利要求1所述的一种基于JESD204B协议的接收端电路的实现方法，其特征在于：在步骤四中所述的“替换数据中的控制字符并监测错误情况”，其作法如下：

各通道数据处理模块在状态控制模块给出的帧边界上检测特殊控制字符，若符合则替换为上一个非控制字符，否则报告错误至错误检测模块；错误检测模块持续检测所有步骤中可能的错误，若超过设置的阈值则反馈至状态控制模块，申请链路重同步。