CN109815099B - Jesd204b控制器的fpga验证方法 - Google Patents

Abstract

本发明涉及一种JESD204B控制器验证方法，包括步骤：(1‑1)、建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；(1‑2)、建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；(1‑3)、进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；(1‑4)、进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；(2‑1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端和接收端代码下载到发送验证系统对应的FPGA中，完成板级实测验证。本发明结合仿真和上板调试模拟JESD204B控制器应用条件，提高JESD204B控制器验证的完备性和准确性。

Description

JESD204B控制器的FPGA验证方法

技术领域

本发明涉及数字集成电路RTL级源代码的FPGA验证方法和流程，尤其是JESD204B控制器的FPGA验证方法，属于数字集成电路原型验证和仿真技术领域。

背景技术

JESD204B主要为用于ADC或者DAC及FPGA间高速数据的传输协议。它可将并行的数据转换成高速的串行数据或者将高速的串行数据转换成并行的数据。

在2006年4月，JESD204B的最初版本JESD204发布，此版本描述了转换器和接收器(一般为FPGA或ASIC)之间几个吉比特的串行数据链路。

JESD204A于2008年4月发布。在此版本中增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率是312.5Mbps到3.125Gbps，保留了帧时钟和电气接口规范。

2011年7月，第二次修订后的版本发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了12.5G b ps，并分成设备的不同速度等级。此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。

JESD204B协议有传输层、链路层、应用层和物理层，其中物理层是高速串并转换器，涉及数模混合电路，其性能与工艺和布局布线密切相关，一般使用工具进行仿真验证，无法使用FPGA进行板级验证。

现有JESD204B控制器的验证技术较少，一般根据验证需求进行软件模型功能仿真，没有专用满足协议要求的硬件验证系统和验证方法。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种用于JESD204B控制器的FPGA验证方法，从逻辑功能仿真和板级实测两个方面进行验证分析，来检验JESD204B控制器接收端和发送端数字协议部分源代码正确性。

本发明的技术解决方案是：一种JESD204B控制器验证方法，该方法包括：

逻辑功能仿真验证步骤：

(1-1)、将待验证JESD204B发送端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B接收模块配对，建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；

(1-2)、将待验证JESD204B接收端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B发送模块配对，建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；

(1-3)、基于发送验证链路和接收验证链路，进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；

(1-4)、基于发送验证链路和接收验证链路，进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；

板级实测验证步骤：

(2-1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端代码下载到发送验证系统对应的FPGA中，将待验证JESD204B接收端代码下载到接收验证系统对应的FPGA中，发送测试码型，并测试发送验证系统和接收验证系统中收发数据是否一致，完成板级实测验证。

所述发送验证链路包括待验证发送模块、基准接收模块、时钟模块、同步使能信号产生模块；其中：

时钟模块，为待验证发送模块和基准接收模块提供同源同频工作时钟；

系统同步参考信号产生模块，为待验证发送模块和基准接收模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

待验证发送模块，包括集成在同一个FPGA内的测试码型产生模块、待验证JESD204B发送端模块和串行数据传输接口模块，待验证JESD204B发送端模块加载待验证JESD204B发送端代码；测试码型产生模块产生测试数据，待验证JESD204B发送端模块向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下将测试数据按照8B10B编码规则将测试数据进行编码后并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至基准接收模块；

基准接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、标准解码模块、标准JESD204B接收器IP核、误码检测模块；串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至标准解码模块，标准解码模块根据相应的10B8B解码规则将并行测试数据解码后传输至标准的JESD204B接收器IP核，标准的JESD204B接收器IP核收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在系统同步参考信号的控制下将解码后的测试数据还原，误码检测模块用于根据还原数据与待验证发送模块发出的测试数据是否一致判断待验证JESD204B发送器发送功能是否正常。

所述接收验证链路包括基准发送模块、待验证接收模块、时钟模块和系统同步参考信号产生模块；其中：

系统同步参考信号(SYREF)产生模块，为待验证接收模块和基准发送模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

时钟模块，为基准发送模块和待验证接收模块提供同源同频工作时钟；

基准发送模块，包括集成在同一个FPGA内的测试码型产生模块、标准的JESD204B发送器IP核和串行数据传输接口模块，测试码型产生模块可发出递增和伪随机PRBS7两种测试数据至标准加码模块，标准加码模块根据相应的8B10B编码规则将测试数据编码后传输至标准的JESD204B发送器IP核,标准的JESD204B发送器IP核向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下，将测试数据按照JESD204B协议进行编码并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至待验证接收模块；

待验证接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、待验证JESD204B接收端模块、误码检测模块；所述待验证JESD204B接收端模块加载待验证JESD204B接收端代码，串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至待验证JESD204B接收端模块，待验证JESD204B接收端模块收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在同步使能信号的控制下，根据相应的10B8B解码规则将并行测试数据解码，将解码后的数据还原，误码检测模块用于根据还原数据与基准发送模块发出的测试数据是否一致判断待验证接收模块接收功能是否正常。

所述链路层验证的具体步骤如下：

(1-3.1)、开启发送验证链路和接收验证链路的码组同步过程和初始化通道对齐序列过程；

(1-3.2)、在预设的时间内，检测发送验证链路待验证发送模块是否收到握手同步信号，收到，则进入步骤(1-3.4)，否则，认为待验证JESD204B控制器发送端异常；

(1-3.3)、获取发送验证链路传输的同步字，判断同步字的码型和数量是否正确，正确则进入步骤(1-3.4)；否则，认为待验证JESD204B控制器接收端异常；

(1-3.4)、获取发送验证链路和接收验证链路传输初始通道对齐序列，并进行比对，如果一致，则待验证JESD204B控制器发送端正常，否则，待验证JESD204B控制器发送端异常，所述初始通道对齐序列包括器件参数、链路配置数据和补位数据。

所述传输层验证的具体步骤如下：

(1-4.1)、使用发送验证链路和接收验证链路传输测试数据；所述发送验证链路和接收验证链路配置参数相同，配置参数包括每个帧的字节数F、每个多帧中帧的数目K；

(1-4.2)、解析发送验证链路和接收验证链路数据流中的控制符，所述控制符包括/K/、/F/、/A/、/R/和/Q/；

(1-4.3)、判断发送验证链路和接收验证链路数据流中的控制符的码型、位置和数量，完全一致则认为：JESD204B控制器链路配置数据与标准JESD204B协议一致，进入步骤(1-4.4)，否则，认为链路配置数据与标准JESD204B协议不一致，结束；

(1-4.4)、判断发送验证链路还原的数据与待验证发送模块发出的测试数据是否一致，一致则认为待验证JESD204B发送器发送端采样数据到帧数据的映射功能正确；否则，发送端采样数据到帧数据的映射功能不正确；

(1-4.5)、判断接收验证链路还原的数据与标准发送模块发出的测试数据是否一致，则认为待验证JESD204B控制器接收端帧数据到采样数据的映射功能正确，否则，接收端帧数据到采样数据的映射功能不正确。

所述JESD204B控制器包括输入数据位翻转模块，所述输入数据位翻转模块接收外部输入的模式控制信号CS、位序翻转控制信号LSBF_A和LSBF_B、数据交叉使能信号DEMUX，所述模式控制信号CS用于控制A通道和B通道数据互换通道输出；位序翻转控制信号LSBF_A和LSBF_B用于分别控制A通道或者B通道将并行输入数据直接输出，或者将并行输入数据调换位序输出；数据交叉使能信号DEMUX用于控制A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出；其特征在于逻辑功能仿真验证还包括如下应用层验证的步骤，用于验证输入数据位翻转模块通道间调转匹配性。

所述应用层验证的具体步骤为：

(1-5.1)、提供不同位宽的测试数据激励至输入数据位翻转模块；

(1-5.2)、置位模式控制信号CS，如果A通道数据从B通道输出，且B通道数据从A通道输出，认为JESD204B控制器位序翻转控制控制正确进入步骤(1-5.3)，否则输入模式控制不正确，结束；

(1-5.3)、置位位序翻转控制信号LSBF_A，如果A通道数据的高低位顺序调转则认为JESD204B控制器A通道位序翻转控制正确，进入步骤(1-5.4)，否则A通道位序翻转控制不正确，结束；

(1-5.4)、置位位序翻转控制信号LSBF_B，如果B通道数据的高低位顺序调转则认为JESD204B控制器B通道位序翻转控制正确，进入步骤(1-5.5)，否则B通道位序翻转控制不正确，结束；

(1-5.5)、置位数据交叉使能信号DEMUX，如果A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出，则认为JESD204B控制器交叉互换功能正确，否则交叉互换功能不正确，结束。

本发明的另一个技术解决方案是：一种JESD204B控制器发送端验证系统，该系统包括待验证发送模块、基准接收模块、时钟模块、同步使能信号产生模块；其中：

时钟模块，为待验证发送模块和基准接收模块提供同源同频工作时钟；

系统同步参考信号产生模块，为待验证发送模块和基准接收模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

待验证发送模块，包括集成在同一个FPGA内的测试码型产生模块、待验证JESD204B发送端模块和串行数据传输接口模块，待验证JESD204B发送端模块加载待验证JESD204B发送端代码；测试码型产生模块产生测试数据，待验证JESD204B发送端模块向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下将测试数据按照8B10B编码规则将测试数据进行编码后并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至基准接收模块；

基准接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、标准解码模块、标准JESD204B接收器IP核、误码检测模块；串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至标准解码模块，标准解码模块根据相应的10B8B解码规则将并行测试数据解码后传输至标准的JESD204B接收器IP核，标准的JESD204B接收器IP核收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在系统同步参考信号的控制下将解码后的测试数据还原，误码检测模块用于根据还原数据与待验证发送模块发出的测试数据是否一致判断待验证JESD204B发送器发送功能是否正常。

所述FPGA选用Xilinx Kintex7系列FPGA。

本发明的又一个技术解决方案是：一种JESD204B控制器接收端验证系统，该系统包括基准发送模块、待验证接收模块、时钟模块和系统同步参考信号产生模块；其中：

系统同步参考信号(SYREF)产生模块，为待验证接收模块和基准发送模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

时钟模块，为基准发送模块和待验证接收模块提供同源同频工作时钟；

基准发送模块，包括集成在同一个FPGA内的测试码型产生模块、标准的JESD204B发送器IP核和串行数据传输接口模块，测试码型产生模块可发出递增和伪随机PRBS7两种测试数据至标准加码模块，标准加码模块根据相应的8B10B编码规则将测试数据编码后传输至标准的JESD204B发送器IP核,标准的JESD204B发送器IP核向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下，将测试数据按照JESD204B协议进行编码并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至待验证接收模块；

待验证接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、待验证JESD204B接收端模块、误码检测模块；所述待验证JESD204B接收端模块加载待验证JESD204B接收端代码，串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至待验证JESD204B接收端模块，待验证JESD204B接收端模块收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在同步使能信号的控制下，根据相应的10B8B解码规则将并行测试数据解码，将解码后的数据还原，误码检测模块用于根据还原数据与基准发送模块发出的测试数据是否一致判断待验证接收模块接收功能是否正常。

所述FPGA选用Xilinx Kintex7系列FPGA。

本发明与现有技术相比有益效果为：

(1)、本发明采用逻辑功能仿真和板级实测两种验证方法实现了JESD204B控制器流片前发送端和接收端源代码正确性的验证，模拟JESD204B控制器应用条件，提高JESD204B控制器验证的完备性和准确性。

(2)、本发明将被验证JESD204B控制器连接到与Xilinx FPGA串行数据传输接口，实现了JESD204B控制器对串行数据传输接口数据和指示信号响应的验证。

(3)、本发明通过解析基准Xilinx FPGAJESD204B控制器传输层的采样数据和帧数据，与被验证JESD204B控制器链路层的传输层的采样数据和帧数据对比判断，实现被验证JESD204B控制器传输层采样数据到帧数据映射关系的验证。提升JESD204B控制器传输层验证的可靠性。

(3)、本发明通过解析基准Xilinx FPGAJESD204B控制器链路层的码组同步和初始化通道对齐序列，与被验证JESD204B控制器链路层的码组同步和初始化通道对齐序列对比判断，实现被验证JESD204B控制器链路层的验证。提升JESD204B控制器传输层验证的可靠性。。

(4)本发明通过遍历应用层控制信号检测输出的方法，验证JESD204B控制器应用层通道调转和通道解调转，提高验证覆盖率。

附图说明

图1是本发明实施例JESD204B控制器验证方法流程图；

图2是本发明实施例发送器验证系统示意图；

图3是本发明实施例接收器验证系统示意图；

图4是本发明实施例链路层验证示意图；

图5是本发明实施例链路层验证结果图；

图6是本发明实施例传输层验证示意图；

图7是本发明实施例应用层验证示意图。

具体实施方式

以下结合附图和实施例对本发明进行详细说明。

JESD204B控制器是满足JESD204B协议要求的数字逻辑组成的，协议数字代码部分设计的准确性和完备性需要通FPGA过验证证明。验证条件关系到验证结果的准确性、全面性和可信度，需要认真选择。其中基于FPGA一般有两种验证手段，工具仿真验证和板级系统实际调试。使用工具仿真验证易于操作，借助开发工具各组件和内部模型仿真测试分析，可以获得设计中信号的时序关系、控制器的逻辑功能、控制器的时序等是否满足需求。仿真测试虽不能完全反映所设计的控制器电路的各性能，但现今强大的仿真工具具备多样化的模型，得到的仿真结果与设计信息已非常接近。选择仿真的方式进行FPGA验证的分析方法是方便且必要的。另一方面，所有的FPGA验证只有经过了板上实测才能模拟真实的应用条件，更具说服力，故为了进一步确定设计结果的可靠性，本发明结合仿真和板级系统调试两者，提出JESD204B控制器协议数字部分代码传输层、链路层和应用层的FPGA验证方法。

JESD204B控制器的FPGA验证方法的是在JESD204B控制器电路芯片流片前，开发带高速PHY(物理层)的FPGA功能验证系统，将JESD204B控制器逻辑代码综合入FPGA，利用FPGA资源，通过仿真、时序分析、上板调试、与Xilinx标准IP比对等手段检验设计正确性，验证JESD204B控制器数字部分源代码功能逻辑是否满足预期要求。

如图1所示，本发明提供的一种JESD204B控制器验证方法，包括逻辑功能仿真验证步骤和板级实测验证步骤，如果功能仿真验证步骤中发现问题，反馈设计输入修改源代码，再重复功能仿真验证步骤，直到功能仿真验证通过后执行板级实测验证步骤。最后形成JESD204B控制器FPGA验证报告并评审。

逻辑功能仿真验证步骤：

(1-1)、将待验证JESD204B发送端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B接收模块配对，建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；

(1-2)、将待验证JESD204B接收端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B发送模块配对，建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；

(1-3)、基于发送验证链路和接收验证链路，进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；

(1-4)、基于发送验证链路和接收验证链路，进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；

(1-5)、进行应用层验证的步骤，用于验证输入数据位翻转模块通道间调转匹配性。

板级实测验证步骤：

(2-1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端代码下载到发送验证系统对应的FPGA中，将待验证JESD204B接收端代码下载到接收验证系统对应的FPGA中，发送测试码型，并测试发送验证系统和接收验证系统中收发数据是否一致，完成板级实测验证。

所述发送验证链路，即一种JESD204B控制器发送端验证系统，包括待验证发送模块、基准接收模块、时钟模块、同步使能信号产生模块；其中：

时钟模块，为待验证发送模块和基准接收模块提供同源同频工作时钟；

系统同步参考信号产生模块，为待验证发送模块和基准接收模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

待验证发送模块，包括集成在同一个FPGA内的测试码型产生模块、待验证JESD204B发送端模块和串行数据传输接口模块，待验证JESD204B发送端模块加载待验证JESD204B发送端代码；测试码型产生模块产生测试数据，待验证JESD204B发送端模块向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下将测试数据按照8B10B编码规则将测试数据进行编码后并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至基准接收模块；所述测试码型产生模块可发出递增和伪随机PRBS7两种测试数据。

基准接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、标准解码模块、标准JESD204B接收器IP核、误码检测模块；串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至标准解码模块，标准解码模块根据相应的10B8B解码规则将并行测试数据解码后传输至标准的JESD204B接收器IP核，标准的JESD204B接收器IP核收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在系统同步参考信号的控制下将解码后的测试数据还原，误码检测模块用于根据还原数据与待验证发送模块发出的测试数据是否一致判断待验证JESD204B发送器发送功能是否正常。

图2是本发明实施例发送器验证系统示意图，图中，两块Xilinx Kintex7系列FPGA用于实现数字功能，DDR SRAM用于数据缓存，FLASH用于存储FPGA配置程序，JTAG用于下载和调试FPGA程序，时钟模块提供系统内所需的所有同源时钟，SYSREF模块提供系统同步参考信号SYSREF，器件时钟和系统同步参考信号SYSREF相位对齐。同时，系统同步参考信号SYSREF和器件时钟的器件间偏斜都应最小化。数据传输通道为测试码型产生模块发出验证所需的码型激励，被验证JESD204B发送端模块将数据处理成满足JESD204B协议的帧数据，经GTX转换为四对高速串行信号传输，然后解串转换为并行信号，经10B8B解码后传输至标准的Xilinx JESD204B-RX IP核将帧数据还原为数据，由误码检测模块监测还原数据与发出的测试码型是否一致。

所述接收验证链路，即一种JESD204B控制器接收端验证系统，包括基准发送模块、待验证接收模块、时钟模块和系统同步参考信号产生模块；其中：

系统同步参考信号(SYREF)产生模块，为待验证接收模块和基准发送模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

时钟模块，为基准发送模块和待验证接收模块提供同源同频工作时钟；

基准发送模块，包括集成在同一个FPGA内的测试码型产生模块、标准的JESD204B发送器IP核和串行数据传输接口模块，测试码型产生模块可发出递增和伪随机PRBS7两种测试数据至标准加码模块，标准加码模块根据相应的8B10B编码规则将测试数据编码后传输至标准的JESD204B发送器IP核,标准的JESD204B发送器IP核向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下，将测试数据按照JESD204B协议进行编码并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至待验证接收模块；

待验证接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、待验证JESD204B接收端模块、误码检测模块；所述待验证JESD204B接收端模块加载待验证JESD204B接收端代码，串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至待验证JESD204B接收端模块，待验证JESD204B接收端模块收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在同步使能信号的控制下，根据相应的10B8B解码规则将并行测试数据解码，将解码后的数据还原，误码检测模块用于根据还原数据与基准发送模块发出的测试数据是否一致判断待验证接收模块接收功能是否正常。

图3是接收器验证系统示意图，接收器验证系统硬件结构与发送器验证系统基本一致，区别在于数据传输通道，接收器验证系统数据传输通道为测试码型产生模块发出验证所需的码型激励，被标准的Xilinx JESD204B-RX IP核处理成满足JESD204B控制器的帧数据，将8B帧数据由8B10B模块加码成10B数据后，经GTX转换为四对高速串行信号传输，然后解串转换为并行信号，传输至被验证的JESD204B接收器模块将帧数据还原为数据，由误码检测模块监测还原数据与发出的测试码型是否一致。

链路层包括同步握手过程和发送初始通道对齐序列过程，同步握手过程为：发送端发送同步字，接收端收到同步字之后产生握手同步信号，完成通信双方握手；所述链路层验证的具体步骤如下：

(1-3.1)、开启发送验证链路和接收验证链路的码组同步过程和初始化通道对齐序列过程；

(1-3.2)、在预设的时间内，检测发送验证链路待验证发送模块是否收到握手同步信号，收到，则进入步骤(1-3.4)，否则，认为待验证JESD204B控制器发送端异常；

(1-3.3)、获取发送验证链路传输的同步字，判断同步字的码型和数量是否正确，正确则进入步骤(1-3.4)；否则，认为待验证JESD204B控制器接收端异常；

(1-3.4)、获取发送验证链路和接收验证链路传输初始通道对齐序列，并进行比对，如果一致，则待验证JESD204B控制器发送端正常，否则，待验证JESD204B控制器发送端异常，所述初始通道对齐序列包括器件参数、链路配置数据和补位数据。

图4是本发明实施例的链路层验证示意图。链路层分为码组同步和初始化通道对齐序列，其过程为，复位后接收端通过拉低SYNC信号发送一个同步请求。JESD204B发送器发送/K/＝/K28.5/字符数据流。当接收器接收到4个连续的/K/字符后，接收器同步后SYNC信号拉高，证明被验证JESD204B接收器正常。然后进入下一个阶段，即初始通道对齐序列，其每个多帧都是从/R/＝/K28.0/字符开始并以/A/＝/K28.3/结束。第二个多帧传输的就是链路配置数据。其是以/R/字符开始，后边跟随/Q/＝/28.4/字符。然后是链路配置数据，包含14个字节。剩下的由补位数据填补，最后以/A/字符结束，标志着该多帧的结束。使用FPGA内置分析工具ILA分别捕获被验证JESD204B控制器和Xilinx标准的JESD204B IP核的初始通道对齐序列，如图5，此时接收器输出的数据为无效数据全零，然后逐一核对序列中每一个参数数据的一致性得出链路层的验证结论。

所述传输层验证的具体步骤如下：

(1-4.1)、使用发送验证链路和接收验证链路传输测试数据；所述发送验证链路和接收验证链路配置参数相同，配置参数包括每个帧的字节数F、每个多帧中帧的数目K；

(1-4.2)、解析发送验证链路和接收验证链路数据流中的控制符，所述控制符包括/K/、/F/、/A/、/R/和/Q/；

(1-4.3)、判断发送验证链路和接收验证链路数据流中的控制符的码型、位置和数量，完全一致则认为：JESD204B控制器链路配置数据与标准JESD204B协议一致，进入步骤(1-4.4)，否则，认为链路配置数据与标准JESD204B协议不一致，结束；

(1-4.4)、判断发送验证链路还原的数据与待验证发送模块发出的测试数据是否一致，一致则认为待验证JESD204B发送器发送端采样数据到帧数据的映射功能正确；否则，发送端采样数据到帧数据的映射功能不正确；

(1-4.5)、判断接收验证链路还原的数据与标准发送模块发出的测试数据是否一致，则认为待验证JESD204B控制器接收端帧数据到采样数据的映射功能正确，否则，接收端帧数据到采样数据的映射功能不正确。

图6是本发明实施例的传输层验证示意图。JESD204B发送器的传输层根据测试码型产生模块提供的数据，把并行数据按照JESD204B协议要求(帧或者八位字排列，不满足时可增加位)组帧成帧数据发送到链路层。在传输层阶段，在帧的末端和多帧的末端可使用字节替换从而使数据位宽没有额外开销。在JESD204B数据流中有五个主要的控制符，分别为/K/、/F/、/A/、/R/和/Q/。JESD204B接收器的传输层与发送端不同，是从链路层接收解码帧数据，把帧数据中添加的位还原，还原成测试码型产生模块的数据格式，发送到外部。验证时把相同数据发送给被验证JESD204B控制器和Xilinx标准的JESD204B IP核，同时两者的配置参数保持一致，配置参数每个帧的字节数(F)、每个帧传输的样本数(S)和每个多帧中帧的数目(K)。比对JESD204B控制器和Xilinx标准的JESD204B IP核组帧后的帧数据和解帧后的数据，解析每个帧数据和多帧数据的控制字符，数据内容和帧字符完全一致即可证明所设计JESD204B控制器传输层与标准JESD204B协议一致。

所述JESD204B控制器包括输入数据位翻转模块，所述输入数据位翻转模块接收外部输入的模式控制信号CS、位序翻转控制信号LSBF_A和LSBF_B、数据交叉使能信号DEMUX，所述模式控制信号CS用于控制A通道和B通道数据互换通道输出；位序翻转控制信号LSBF_A和LSBF_B用于分别控制A通道或者B通道将并行输入数据直接输出，或者将并行输入数据调换位序输出；数据交叉使能信号DEMUX用于控制A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出；其特征在于逻辑功能仿真验证还包括如下应用层验证的步骤：

(1-5.1)、提供不同位宽的测试数据激励至输入数据位翻转模块，测试数据激励不足32位宽低位补零，测试数据的高16位为A通道数据，测试数据的低16位为B通道数据；

(1-5.2)、置位模式控制信号CS，如果A通道数据从B通道输出，且B通道数据从A通道输出，认为JESD204B控制器位序翻转控制控制正确进入步骤(1-5.3)，否则输入模式控制不正确，结束；

(1-5.3)、置位位序翻转控制信号LSBF_A，如果A通道数据的高低位顺序调转则认为JESD204B控制器A通道位序翻转控制正确，进入步骤(1-5.4)，否则A通道位序翻转控制不正确，结束；

(1-5.4)、置位位序翻转控制信号LSBF_B，如果B通道数据的高低位顺序调转则认为JESD204B控制器B通道位序翻转控制正确，进入步骤(1-5.5)，否则B通道位序翻转控制不正确，结束；

(1-5.5)、置位数据交叉使能信号DEMUX，如果A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出，则认为JESD204B控制器交叉互换功能正确，否则交叉互换功能不正确，结束。

图7是应用层验证示意图。JESD204B控制器在传输层根据电路的不同工作模式，将并行数据解帧映射到对应的输出端口上。输出端口固定为双通道16位，采用DDR同步时钟的采样数据。DDR模式在同步时钟的上升沿和下降沿均输出数据，因此时钟频率是数据速率的一半。验证时提供8位、10位、12位、14位和16位等不同位宽的测试数据激励，同时把模式控制信号CS、位序翻转控制信号LSBF_A和LSBF_B、数据交叉使能信号DEMUX遍历配置，验证位翻转和通道映射的功能，通过对物理通道与逻辑通道的通道以及位映射关系控制可实现对不同端口排布的适应，提高片间并行数据传输的一致性。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (9)

1.JESD204B控制器的FPGA验证方法，其特征在于包括：

逻辑功能仿真验证步骤：

(1-1)、将待验证JESD204B发送端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B接收模块配对，建立从待验证JESD204B控制器发送端到基准接收模块的发送验证链路；

(1-2)、将待验证JESD204B接收端代码集成至FPGA中，与另一块FPGA内部的基准JESD204B发送模块配对，建立从基准发送模块到待验证JESD204B控制器接收端的接收验证链路；

(1-3)、基于发送验证链路和接收验证链路，进行链路层验证，验证待验证JESD204B控制器的链路码组同步、初始化通道对齐功能是否正确；

(1-4)、基于发送验证链路和接收验证链路，进行传输层验证，验证待验证JESD204B控制器链路配置数据是否与JESD204B协议一致、采样数据与帧数据的映射功能是否正确；

板级实测验证步骤：

(2-1)、待逻辑功能仿真验证通过后，将待验证的JESD204B控制器发送端代码下载到发送验证链路中集成待验证JESD204B发送端代码的FPGA中，将待验证JESD204B接收端代码下载到接收验证链路中集成待验证JESD204B接收端代码的FPGA中，发送测试码型，并测试发送验证系统和接收验证系统中收发数据是否一致，完成板级实测验证。

2.根据权利要求1所述的JESD204B控制器的FPGA验证方法，其特征在于所述发送验证链路包括待验证发送模块、基准接收模块、时钟模块、同步使能信号产生模块；其中：

时钟模块，为待验证发送模块和基准接收模块提供同源同频工作时钟；

系统同步参考信号产生模块，为待验证发送模块和基准接收模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

待验证发送模块，包括集成在同一个FPGA内的测试码型产生模块、待验证JESD204B发送端模块和串行数据传输接口模块，待验证JESD204B发送端模块加载待验证JESD204B发送端代码；测试码型产生模块产生测试数据，待验证JESD204B发送端模块向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下将测试数据按照8B10B编码规则将测试数据进行编码后并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至基准接收模块；

基准接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、标准解码模块、标准JESD204B接收器IP核、误码检测模块；串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至标准解码模块，标准解码模块根据相应的10B8B解码规则将并行测试数据解码后传输至标准的JESD204B接收器IP核，标准的JESD204B接收器IP核收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在系统同步参考信号的控制下将解码后的测试数据还原，误码检测模块用于根据还原数据与待验证发送模块发出的测试数据是否一致判断待验证JESD204B发送器发送功能是否正常。

3.根据权利要求1所述的JESD204B控制器的FPGA验证方法，其特征在于，所述接收验证链路包括基准发送模块、待验证接收模块、时钟模块和系统同步参考信号产生模块；其中：

系统同步参考信号(SYREF)产生模块，为待验证接收模块和基准发送模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

时钟模块，为基准发送模块和待验证接收模块提供同源同频工作时钟；

基准发送模块，包括集成在同一个FPGA内的测试码型产生模块、标准的JESD204B发送器IP核和串行数据传输接口模块，测试码型产生模块可发出递增和伪随机PRBS7两种测试数据至标准加码模块，标准加码模块根据相应的8B10B编码规则将测试数据编码后传输至标准的JESD204B发送器IP核,标准的JESD204B发送器IP核向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下，将测试数据按照JESD204B协议进行编码并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至待验证接收模块；

待验证接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、待验证JESD204B接收端模块、误码检测模块；所述待验证JESD204B接收端模块加载待验证JESD204B接收端代码，串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至待验证JESD204B接收端模块，待验证JESD204B接收端模块收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在同步使能信号的控制下，根据相应的10B8B解码规则将并行测试数据解码，将解码后的数据还原，误码检测模块用于根据还原数据与基准发送模块发出的测试数据是否一致判断待验证接收模块接收功能是否正常。

4.根据权利要求1所述的JESD204B控制器的FPGA验证方法，其特征在于所述链路层验证的具体步骤如下：

(1-3.1)、开启发送验证链路和接收验证链路的码组同步过程和初始化通道对齐序列过程；

(1-3.2)、在预设的时间内，检测发送验证链路待验证发送模块是否收到握手同步信号，收到，则进入步骤(1-3.4)，否则，认为待验证JESD204B控制器发送端异常；

(1-3.3)、获取发送验证链路传输的同步字，判断同步字的码型和数量是否正确，正确则进入步骤(1-3.4)；否则，认为待验证JESD204B控制器接收端异常；

(1-3.4)、获取发送验证链路和接收验证链路传输初始通道对齐序列，并进行比对，如果一致，则待验证JESD204B控制器发送端正常，否则，待验证JESD204B控制器发送端异常，所述初始通道对齐序列包括器件参数、链路配置数据和补位数据。

5.根据权利要求1所述的JESD204B控制器的FPGA验证方法，其特征在于所述传输层验证的具体步骤如下：

(1-4.1)、使用发送验证链路和接收验证链路传输测试数据；所述发送验证链路和接收验证链路配置参数相同，配置参数包括每个帧的字节数F、每个多帧中帧的数目K；

(1-4.2)、解析发送验证链路和接收验证链路数据流中的控制符，所述控制符包括/K/、/F/、/A/、/R/和/Q/；

(1-4.3)、判断发送验证链路和接收验证链路数据流中的控制符的码型、位置和数量，完全一致则认为：JESD204B控制器链路配置数据与标准JESD204B协议一致，进入步骤(1-4.4)，否则，认为链路配置数据与标准JESD204B协议不一致，结束；

(1-4.4)、判断发送验证链路还原的数据与待验证发送模块发出的测试数据是否一致，一致则认为待验证JESD204B发送器发送端采样数据到帧数据的映射功能正确；否则，发送端采样数据到帧数据的映射功能不正确；

(1-4.5)、判断接收验证链路还原的数据与标准发送模块发出的测试数据是否一致，则认为待验证JESD204B控制器接收端帧数据到采样数据的映射功能正确，否则，接收端帧数据到采样数据的映射功能不正确。

6.根据权利要求1所述的JESD204B控制器的FPGA验证方法，所述JESD204B控制器包括输入数据位翻转模块，所述输入数据位翻转模块接收外部输入的模式控制信号CS、位序翻转控制信号LSBF_A和LSBF_B、数据交叉使能信号DEMUX，所述模式控制信号CS用于控制A通道和B通道数据互换通道输出；位序翻转控制信号LSBF_A和LSBF_B用于分别控制A通道或者B通道将并行输入数据直接输出，或者将并行输入数据调换位序输出；数据交叉使能信号DEMUX用于控制A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出；其特征在于逻辑功能仿真验证还包括如下应用层验证的步骤，用于验证输入数据位翻转模块通道间调转匹配性。

7.根据权利要求6所述的JESD204B控制器的FPGA验证方法，所述应用层验证的具体步骤为：

(1-5.1)、提供不同位宽的测试数据激励至输入数据位翻转模块；

(1-5.2)、置位模式控制信号CS，如果A通道数据从B通道输出，且B通道数据从A通道输出，认为JESD204B控制器位序翻转控制控制正确进入步骤(1-5.3)，否则输入模式控制不正确，结束；

(1-5.3)、置位位序翻转控制信号LSBF_A，如果A通道数据的高低位顺序调转则认为JESD204B控制器A通道位序翻转控制正确，进入步骤(1-5.4)，否则A通道位序翻转控制不正确，结束；

(1-5.4)、置位位序翻转控制信号LSBF_B，如果B通道数据的高低位顺序调转则认为JESD204B控制器B通道位序翻转控制正确，进入步骤(1-5.5)，否则B通道位序翻转控制不正确，结束；

(1-5.5)、置位数据交叉使能信号DEMUX，如果A通道和B通道奇数数据位从原通道输出，偶数数据位互换通道输出，则认为JESD204B控制器交叉互换功能正确，否则交叉互换功能不正确，结束。

8.一种JESD204B控制器发送端验证系统，其特征在于包括待验证发送模块、基准接收模块、时钟模块、同步使能信号产生模块；其中：

时钟模块，为待验证发送模块和基准接收模块提供同源同频工作时钟；

系统同步参考信号产生模块，为待验证发送模块和基准接收模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

待验证发送模块，包括集成在同一个FPGA内的测试码型产生模块、待验证JESD204B发送端模块和串行数据传输接口模块，待验证JESD204B发送端模块加载待验证JESD204B发送端代码；测试码型产生模块产生测试数据，待验证JESD204B发送端模块向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下将测试数据按照8B10B编码规则将测试数据进行编码后并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至基准接收模块；

基准接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、标准解码模块、标准JESD204B接收器IP核、误码检测模块；串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至标准解码模块，标准解码模块根据相应的10B8B解码规则将并行测试数据解码后传输至标准的JESD204B接收器IP核，标准的JESD204B接收器IP核收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在系统同步参考信号的控制下将解码后的测试数据还原，误码检测模块用于根据还原数据与待验证发送模块发出的测试数据是否一致判断待验证JESD204B发送器发送功能是否正常。

9.一种JESD204B控制器接收端验证系统，其特征在于包括基准发送模块、待验证接收模块、时钟模块和系统同步参考信号产生模块；其中：

系统同步参考信号(SYREF)产生模块，为待验证接收模块和基准发送模块提供与工作时钟信号同步的JESD204B控制器系统同步参考信号；

时钟模块，为基准发送模块和待验证接收模块提供同源同频工作时钟；

基准发送模块，包括集成在同一个FPGA内的测试码型产生模块、标准的JESD204B发送器IP核和串行数据传输接口模块，测试码型产生模块可发出递增和伪随机PRBS7两种测试数据至标准加码模块，标准加码模块根据相应的8B10B编码规则将测试数据编码后传输至标准的JESD204B发送器IP核,标准的JESD204B发送器IP核向基准接收模块发送同步字，并等待对方的握手同步信号，收到握手同步信号之后，在同步使能信号的控制下，将测试数据按照JESD204B协议进行编码并组成测试帧数据，串行数据传输接口模块将测试帧数据转换为满足JESD204B协议的串行测试信号传输至待验证接收模块；

待验证接收模块，包括集成在另一个FPGA内的串行数据传输接口模块、待验证JESD204B接收端模块、误码检测模块；所述待验证JESD204B接收端模块加载待验证JESD204B接收端代码，串行数据传输接口将收到的串行测试数据转换为并行测试数据，发送至待验证JESD204B接收端模块，待验证JESD204B接收端模块收到待验证发送模块发送的同步字之后，向对方发送握手同步信号，并在同步使能信号的控制下，根据相应的10B8B解码规则将并行测试数据解码，将解码后的数据还原，误码检测模块用于根据还原数据与基准发送模块发出的测试数据是否一致判断待验证接收模块接收功能是否正常。

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