CN113595713B - 一种基于多通道采集的接收数据对齐方法及系统 - Google Patents

Abstract

本发明公开了一种基于多通道采集的接收数据对齐方法及系统，属于信号处理领域，方法包括：接收测试模式下多通道ADC发送的测试数据和随路时钟并依次进行串并转换和重组，得到相应的重组数据；对各重组数据中与相应测试数据之间不一致的数据位进行移位以使二者一致，记录各通道对应的第一移位值和移位数据位；对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，对各移位后的重组数据进行二次重组；对二次重组后的数据与多通道测试数据之间不一致的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录不一致的数据点所处通道和第二移位值。可以实现多通道采样数据的对齐及正确重组。

Description

一种基于多通道采集的接收数据对齐方法及系统

技术领域

本发明属于信号处理领域，更具体地，涉及一种基于多通道采集的接收数据对齐方法及系统。

背景技术

随着高速信号互连以及宽带信道应用日益增多，在数据传输过程中，数据量越来越大、速率越来越高，低电压差分信号(Low-Voltage Differential Signaling，LVDS)技术成为许多高速数据采集系统的首选接口标准。受限于单个模数转换器(Analog-to-DigitalConverter，ADC)的采样率，通常采用多个ADC以时间交织采样的方式提高采集系统的采样率，故而需要多个LVDS通道将来自模数转换端的采样数据传输到数据接收端，例如现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)。虽然LVDS技术具有时序定位精确、抗噪声能力强等特性，但是在电路板与板相接采用FPGA中间层板卡时仍不可避免地因走线延迟等产生各通道的时序错位，使得采样数据不能正确重组。

目前，许多研究方法是将FPGA内接收到的LVDS随路时钟通过时钟管理模块(例如混合模式时钟管理器)进行微延，从而使接收到的数据差分对位对齐以还原采样数据，这种方法在使用时便于通过编程控制变量来实现数据接收同步的自动校正。具体实施时，由于LVDS协议并未所接收的多个数据位中哪个数据位位最高位，参与数据传输的数据接收端RX和数据发送端TX不一定能够在一个时钟内找到数据的完全一致对应位，尤其是在传输数据速率高的情况下。除此之外，当相邻采样点数值接近，有可能因为ADC分辨率和采样率不足而得到相同数值，如果不处理这种情况也将可能在数据接收时产生误判，或者采样时间点延迟不准确，在数据接收端处理数据时，接收引脚的延迟过大或者过小，也将导致数据接收时产生误判。在采用多ADC进行采样时，多个LVDS通道间数据位对齐来同步接收数据也更为关键，这将简化基于采样数据的相关研究算法所需的预处理过程。因此，如何实现对采样数据接收的位对齐是基于LVDS多通道数据接收同步的关键点之一。

发明内容

针对现有技术的缺陷和改进需求，本发明提供了一种基于多通道采集的接收数据对齐方法及系统，其目的在于实现多通道采样数据的对齐及正确重组。

为实现上述目的，按照本发明的一个方面，提供了一种基于多通道采集的接收数据对齐方法，包括：S1，将多通道ADC配置为测试模式，接收测试模式下所述多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据；S2，查找各所述重组数据与相应测试数据之间不一致的数据位，并对所述重组数据中不一致的数据位进行移位以使得所述重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位；S3，根据所述第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值，并根据各随路时钟的时序对各移位后的重组数据进行二次重组；S4，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对所述不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录所述不一致的数据点所处通道和第二移位值。

更进一步地，所述S4之后还包括：将所述多通道ADC配置为采样模式，接收采样模式下所述多通道ADC发送的采样数据和随路时钟，分别对各通道的采样数据依次进行串并转换和重组，得到各通道采样数据的重组数据；分别根据各通道对应的第一移位值和移位数据位对各通道采样数据的重组数据进行移位，根据各通道延迟或推前的值对各通道的随路时钟进行延迟或推前；根据各随路时钟的时序对移位后各通道采样数据的重组数据进行二次重组，并根据所述第二移位值及所处通道对二次重组数据中相应通道的数据进行二次移位。

更进一步地，所述S3中根据所述第一移位值对各通道的随路时钟进行延迟或推前处理包括：以任一通道为参考通道，分别根据其他各非参考通道的第一移位值与所述参考通道的第一移位值之间的差值，对其他各非参考通道的随路时钟进行延迟或推前。

更进一步地，所述多通道ADC处于DDR模式，所述S1中对各通道的测试数据进行串并转换包括：分别对各通道在M个时钟周期内传输的2M个N位测试数据进行1∶2M串行转并行处理，得到各通道相应的一2MN位的并行数据，M≥1。

更进一步地，所述多通道ADC处于SDR模式，所述S1中对各通道的测试数据进行串并转换包括：分别对各通道在M个时钟周期内传输的M个N位测试数据进行1∶M串行转并行处理，得到各通道相应的一MN位的并行数据，M≥1。

更进一步地，所述S1中还包括分别对各通道的随路时钟进行分频和校正，所述S1中根据各分频后的随路时钟对相应通道的测试数据进行串并转换。

按照本发明的另一个方面，提供了一种基于多通道采集的接收数据对齐系统，包括：多个校正与对齐模块，输入与多通道ADC的各通道一一对应连接，用于接收测试模式下所述多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据，查找各所述重组数据与相应测试数据之间不一致的数据位，并对所述重组数据中不一致的数据位进行移位以使得所述重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位，根据所述第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值；多通道同步控制模块，输入连接所述多个校正与对齐模块的输出，用于根据各随路时钟的时序对各移位后的重组数据进行二次重组，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对所述不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录所述不一致的数据点所处通道和第二移位值。

更进一步地，还包括：多个FIFO模块，连接在所述多个校正与对齐模块和所述多通道同步控制模块之间，输入与所述多个校正与对齐模块的输出一一对应连接，输出连接所述多通道同步控制模块的输入，用于对连接的校正与对齐模块输出的移位后的重组数据进行缓存。

总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：数据串并转换之后，第一次重组各通道内的各采样点数据，通过移位完成各通道内单个采样点数据的正确重组，第二次重组为多个通道之间所有采样点数据，结合对齐后的通道时钟完成多通道采样数据的按序重组，再对重组有误的通道的数据点进行移位，最终依次实现通道内数据位对齐和通道问采样点对齐，实现采样数据的正确重组；两次对齐操作过程中均对随路时钟进行相应的时序调整，最终得到精确的数据处理时所依赖的时钟信号，保证采样数据重组的准确度；达到基于LVDS的多通道高速数据接收同步、有效且精确拼合数据的效果，同其他方法相比不再先调整通道时钟，而是在两次数据重组后记录调整值，结合该值两次调整通道时钟，最终使得在通道时钟信号下，数据接收有效且精确。

附图说明

图1为本发明实施例提供的基于多通道采集的接收数据对齐方法的流程图；

图2为本发明实施例提供的基于多通道采集的接收数据对齐方法的总体技术方案图；

图3为本发明实施例提供的基于多通道采集的接收数据对齐系统的结构示意图；

图4为本发明实施例提供的单通道FPGA内部数据降速、时钟微延和位对齐的应用示意图；

图5为本发明实施例提供的ADC发送测试数据及数据随路时钟的应用示意图；

图6为本发明实施例提供的LVDS通道A接收来自ADC数据及时钟后串并转换示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

在本发明中，本发明及附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

图1为本发明实施例提供的基于多通道采集的接收数据对齐方法的流程图。参阅图1，结合图2-图6，对本实施例中基于多通道采集的接收数据对齐方法进行详细说明，方法包括操作S1-操作S4。

操作S1，将多通道ADC配置为测试模式，接收测试模式下多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据。

本实施例中，基于多通道采集的接收数据对齐方法的应用场景例如为图2所示场景。参阅图2，其ADC为具有多个采样通道的多通道ADC；中间层板卡FMC的接口类型例如为LVDS，每个LVDS通道都有一个频率相同的数据随路时钟；各通道的采样数据在FPGA中对齐，即FPGA执行本实施例中基于多通道采集的接收数据对齐方法；下位机可用来重现对齐后的波形。执行本实施例中基于多通道采集的接收数据对齐方法的FPGA的结构如图3所示。

根据本发明实施例，操作S1包括子操作S11-子操作S13。

在子操作S11中，将多通道ADC配置为测试模式，接收测试模式下多通道ADC发送的测试数据和随路时钟。

具体地，将多通道ADC配置为可自定义的测试模式。测试模式下，自定义一帧测试数据，一帧数据包括8个采样点，例如S0[11∶0]-S7[11∶0]。具体地，例如定义一帧测试出数据为0xB8D、0xA9F、0x54E、0x725、0xDEA、0x6A3、0x947、0xF01，这些已知的测试数据将和随路时钟通过多路LVDS接口重复不断的发送给FPGA。在上述定义的一帧采样数据传输时，各通道均有频闪引脚来记录其完成情况，即每八个采样点传输完成，则有一组[0 0 0 0 0 00 1]从频闪引脚输出。

在本实施例中，采用的多通道ADC例如为ADC12DL3200，其LVDS接口能发送四路12bit的并行差分数据对BA[11∶0]±、BB[11：0]±、BC[11∶0]±、BD[11：0]±，以及四路同频率差分随路时钟BACLK±、BBCLK±、BCCLK±、BDCLK±，共52对差分数据对。

在子操作S12中，FPGA接收到多通道ADC发送的多通道测试数据和随路时钟之后，分别对各通道的随路时钟进行分频和校正，并配合分频时钟对测试数据进行高速串行转低速并行处理。

具体地，参阅图4，FPGA的差分输入时钟缓冲模块(IBUFDS)对接收到的测试数据和随路时钟进行缓冲；之后随路时钟进入输入延迟模块(IDELAYE2)；IDELAYE2对接收到的随路时钟进行分频后送入用于采样数据处理的串并转换器模块(ISERDESE2)，同时也有一路进入另一个串并转换器模块(ISERDESE2)来校正或调整时钟，测试数据进入串并转换器模块配合分频时钟进行解串。随路时钟例如1∶2分频，测试数据例如被1∶4解串，从而达到降低数据速率的目的。

本发明一实施例中，多通道ADC处于双倍数据速率(Double Data Rate，DDR)模式，即单通道情况下在一个随路时钟的上升沿和下降沿都用来输出采样点数据，此时操作S1中对各通道的测试数据进行串并转换包括：分别对各通道在M个时钟周期内传输的2M个N位测试数据进行1∶2M串行转并行处理，得到各通道相应的一2MN位的并行数据，M≥1。以M＝2、N＝12为例，对采样数据1∶4解串，采样数据点由一个时钟周期两个12bit数据，转换为一个时钟周期一个48bit数据，数据速率由1.25GSPS降低到312.5MSPS。

本发明另一实施例中，多通道ADC处于单倍数据速率(Single Data Rate，SDR)模式，即单通道情况下仅在随路时钟的上升沿或下降沿输出采样点数据，此时操作S1中对各通道的测试数据进行串并转换包括：分别对各通道在M个时钟周期内传输的M个N位测试数据进行1∶M串行转并行处理，得到各通道相应的一MN位的并行数据，M≥1。仍以M＝2、N＝12为例，对采样数据1∶2解串，采样数据点由一个时钟周期一个12bit数据，转换为一个时钟周期一个24bit数据，数据速率由1.25GSPS降低到625MSPS。

在子操作S13中，对各通道串并转换后的测试数据进行重组，得到相应的重组数据。

以LVDS通道A在DDR模式下两个时钟周期传输四个12bit测试数据S0、S4、S8、S12为例，在1∶4串并转换后成为一个48bit的数据并存入寄存器，取该寄存器的第47、43、…、7、3位组成第一个接收数据，取第46、42、…、6、2位组成第二个接收数据，取第45、41、…、5、1位组成第三个接收数据，取第44、40、…、4、0位组成第四个接收数据，完成采样数据初次重组。1∶4串并转换后可理解为R0[47∶0]有12组，分别为{S0[11]，S4[11]，S8[11]，S12[11]}、{S0[10]，S4[10]，S8[10]，S12[10]}、…、{S0[0]，S4[0]，S8[0]，S12[0]}，初次重组后的重组数据如图6所示。

操作S2，查找各重组数据与相应测试数据之间不一致的数据位，并对重组数据中不一致的数据位进行移位以使得重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位。

对于上述示例中的重组数据，可能存在某一组不正确而其他位组正确的情况，例如最高位组为{S4[11]，S8[11]，S12[11]，S16[11]}，这样重组采样点S0[11：0]中的S0[11]便被误判为S4[11]，如表1所示，此时需要对串并转换后的数据进行移位操作。

表1采样点数据位对齐后的一种误判情况表

仍以通道A为例，将初次重组得到的重组数据与该通道自定义的测试数据进行对比，查找到不同的数据位，对该数据位进行移位操作，直至移位后的重组数据与该通道自定义的测试数据对齐，并记录此次移位的位数，以便于后续只需对采样数据的某一位直接进行移位操作。对于表1所示情况，不同的数据位为最高位第12位，需要移动的位数为1位，则通道A的第一移位值为1，移位数据位为12，后续接收到采样数据时，直接对通道A中最高位进行后移1位的对齐操作。

操作S3，根据第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值，并根据各随路时钟的时序对各移位后的重组数据进行二次重组。

根据本发明的实施例，操作S3包括子操作S31和子操作S32。

在子操作S31中，根据第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值。

优选地，子操作S31中，以任一通道为参考通道，分别根据其他各非参考通道的第一移位值与参考通道的第一移位值之间的差值，对其他各非参考通道的随路时钟进行延迟或推前。

具体地，多通道的随路时钟进入串并转换器ISERDESE2后，得到低速的时钟数字信号，将多个通道的这些0、1交替的数字信号进行对比，以某一通道为参考，结合操作S2中得到的各数据链路的第一移位值，利用输入延迟模块IDELAYE2调整其他各路随路时钟延迟或推前，使其同频同相，记录这些延迟或推前的值，调整未做上述处理前的随路时钟信号，得到第一次调整过时序的通道时钟信号。

在子操作S32中，根据各随路时钟的时序对各移位后的重组数据进行二次重组。

具体地，判断频闪引脚状态，即是否接收到[0 0 0 0 0 0 0 1]，以确认是否完成八位数据循环输出。随后将数据位对齐后的多路测试数据输入多通道同步控制模块，在该模块使用已经对齐过的随路时钟信号，在该随路时钟信号的时序下，将多通道的采样数据按自定义的顺序进行二次数据重组，二次重组后的数据如图5所示。

操作S4，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录不一致的数据点所处通道和第二移位值。

具体地，二次重组后，对比二次重组后的数据与自定义的多通道测试数据，查找不同的数据点。随后利用FPGA内输入时钟延迟模块对该通道采样点进行延迟，再次重组数据，直至出现正确的采样数据点顺序。依据前述的延迟调节对应通道的随路时钟，此时完成数据的对齐，并得到能正确重组采样数据点的时钟，该时钟为第二次调整过时序的通道时钟信号，也是能满足通道数据位对齐和多通道数据对齐的时钟。至此，实现基于LVDS的多通道高速采集系统数据接收对齐方法。

以四通道ADC二次重组后的数据序列为{S0 S1 S6 S3 S4 S5 S10 S7}为例，查找到第三个通道的采样点与自定义的多通道测试数据不同随后利用FPGA内输入时钟延迟模块IDELAYE2对该通道的通道时钟延迟一个周期，再次重组数据，出现正确的采样点顺序。相应地，对第三个通道的随路时钟进行延迟调节，延迟一个周期，此时完成数据采样前的测试工作。

测试完成之后，该基于多通道采集的接收数据对齐方法还包括操作S5′-操作S5″′。

操作S5′，将多通道ADC配置为采样模式，接收采样模式下多通道ADC发送的采样数据和随路时钟，分别对各通道的采样数据依次进行串并转换和重组，得到各通道采样数据的重组数据。操作S5′中模式配置、数据接收、数据转换及重组的操作与操作S1相似，此处不再赘述。

操作S5″，分别根据各通道对应的第一移位值和移位数据位对各通道采样数据的重组数据进行移位，根据各通道延迟或推前的值对各通道的随路时钟进行延迟或推前。

操作S5″′，根据各随路时钟的时序对移位后各通道采样数据的重组数据进行二次重组，并根据第二移位值及所处通道对二次重组数据中相应通道的数据进行二次移位。

本发明实施例提供了一种基于多通道采集的接收数据对齐方法，将数据接收对齐方法和时钟管理模块延迟调节结合起来，首先通过对接收数据的移位操作完成各通道数据位对齐，再利用时钟管理模块调整通道延迟，达到接收的各通道采样点数据对齐，并记录移位和调整延迟值，从而简化后续处理重组采样数据的相关算法预处理过程，完成数据的正确接收。

图3为本发明实施例提供的基于多通道采集的接收数据对齐系统的结构示意图。参阅图3，系统包括多个校正与对齐模块和多通道同步控制模块。

多个校正与对齐模块的输入与多通道ADC的各通道一一对应连接，用于接收测试模式下所述多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据，查找各重组数据与相应测试数据之间不一致的数据位，并对重组数据中不一致的数据位进行移位以使得重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位，根据第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值。

多通道同步控制模块的输入连接多个校正与对齐模块的输出，用于根据各随路时钟的时序对各移位后的重组数据进行二次重组，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录不一致的数据点所处通道和第二移位值。

基于多通道采集的接收数据对齐系统还包括多个FIFO模块，该多个FIFO模块连接在多个校正与对齐模块和所述多通道同步控制模块之间，输入与多个校正与对齐模块的输出一一对应连接，输出连接多通道同步控制模块的输入，用于对连接的校正与对齐模块输出的移位后的重组数据进行缓存。

基于多通道采集的接收数据对齐系统用于执行上述图1-图6所示实施例中的基于多通道采集的接收数据对齐方法。本实施例未尽之细节，请参阅前述图1-图6所示实施例中的基于多通道采集的接收数据对齐方法，此处不再赘述。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于多通道采集的接收数据对齐方法，其特征在于，包括：

S1，将多通道ADC配置为测试模式，接收测试模式下所述多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据；

S2，查找各所述重组数据与相应测试数据之间不一致的数据位，并对所述重组数据中不一致的数据位进行移位以使得所述重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位；

S3，根据所述第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值，并根据各随路时钟的时序对各移位后的重组数据进行二次重组；

S4，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对所述不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录所述不一致的数据点所处通道和第二移位值。

2.如权利要求1所述的基于多通道采集的接收数据对齐方法，其特征在于，所述S4之后还包括：

将所述多通道ADC配置为采样模式，接收采样模式下所述多通道ADC发送的采样数据和随路时钟，分别对各通道的采样数据依次进行串并转换和重组，得到各通道采样数据的重组数据；

分别根据各通道对应的第一移位值和移位数据位对各通道采样数据的重组数据进行移位，根据各通道延迟或推前的值对各通道的随路时钟进行延迟或推前；

根据各随路时钟的时序对移位后各通道采样数据的重组数据进行二次重组，并根据所述第二移位值及所处通道对二次重组数据中相应通道的数据进行二次移位。

3.如权利要求1所述的基于多通道采集的接收数据对齐方法，其特征在于，所述S3中根据所述第一移位值对各通道的随路时钟进行延迟或推前处理包括：

以任一通道为参考通道，分别根据其他各非参考通道的第一移位值与所述参考通道的第一移位值之间的差值，对其他各非参考通道的随路时钟进行延迟或推前。

4.如权利要求1所述的基于多通道采集的接收数据对齐方法，其特征在于，所述多通道ADC处于DDR模式，所述S1中对各通道的测试数据进行串并转换包括：

分别对各通道在M个时钟周期内传输的2M个N位测试数据进行1:2M串行转并行处理，得到各通道相应的一2MN位的并行数据，M≥1。

5.如权利要求1所述的基于多通道采集的接收数据对齐方法，其特征在于，所述多通道ADC处于SDR模式，所述S1中对各通道的测试数据进行串并转换包括：

分别对各通道在M个时钟周期内传输的M个N位测试数据进行1:M串行转并行处理，得到各通道相应的一MN位的并行数据，M≥1。

6.如权利要求1-3任一项所述的基于多通道采集的接收数据对齐方法，其特征在于，所述S1中还包括分别对各通道的随路时钟进行分频和校正，所述S1中根据各分频后的随路时钟对相应通道的测试数据进行串并转换。

7.一种基于多通道采集的接收数据对齐系统，其特征在于，包括：

多个校正与对齐模块，输入与多通道ADC的各通道一一对应连接，用于接收测试模式下所述多通道ADC发送的测试数据和随路时钟，分别对各通道的测试数据依次进行串并转换和重组，得到相应的重组数据，查找各所述重组数据与相应测试数据之间不一致的数据位，并对所述重组数据中不一致的数据位进行移位以使得所述重组数据与相应测试数据一致，记录各通道对应的第一移位值和移位数据位，根据所述第一移位值对各通道的随路时钟进行延迟或推前处理，使得各通道的随路时钟同频同相，记录延迟或推前的值；

多通道同步控制模块，输入连接所述多个校正与对齐模块的输出，用于根据各随路时钟的时序对各移位后的重组数据进行二次重组，查找二次重组后的数据与多通道测试数据之间不一致的数据点，并对所述不一致的数据点所处通道的数据点进行移位，以使得二次重组后的数据与多通道测试数据一致，记录所述不一致的数据点所处通道和第二移位值。

8.如权利要求7所述的基于多通道采集的接收数据对齐系统，其特征在于，还包括：多个FIFO模块，连接在所述多个校正与对齐模块和所述多通道同步控制模块之间，输入与所述多个校正与对齐模块的输出一一对应连接，输出连接所述多通道同步控制模块的输入，用于对连接的校正与对齐模块输出的移位后的重组数据进行缓存。

Images