CN103618551A - 基于jesd204传输协议实现串行ad采样的方法及其装置 - Google Patents

Abstract

本发明提供的一种基于JESD204传输协议实现串行AD采样的方法及其装置，旨在提供一种符合JESD204传输协议、通用性强、采样频率高的串行AD采样的方法及其装置，本发明通过下述技术方案予以实现：在可编程逻辑门阵列FPGA中将FPGA内嵌的高速串行收发器GTX作为JESD204传输协议的物理层，并在FPGA内创建JESD204传输协议的逻辑层，将JESD204传输协议封装成为知识产权（IP）核，其次，通过中频接插件将中频模拟信号输入到AD信号采集板，经运算放大器进行幅度放大或衰减，再送入符合JESD204协议的串行模数转换器ADC对模拟信号进行数字采样，被转换后的数字信号通过模数转换器ADC的数字输出端送入FPGA中内嵌的高速串行收发器GTX，在FPGA的JESD204传输协议逻辑层中实现模数转换器ADC输出数据的接收和协议解析。

Description

基于JESD204传输协议实现串行AD采样的方法及其装置

技术领域

本发明涉及一种适用于机载或星载通信测量设备中，要求实现对中频信号采样场合，基于传输协议JESD204协议的高速串行AD采样方法及其装置。

背景技术

目前，AD采样技术广泛应用于机载、星载及地面通信设备中，涉及UV/L/S/KA/KU等各个波段，陆基/海基/天基/空军等多种通信体制，因此，模数转换器ADC是通信设备中不可或缺的功能单元。在2006年4月，JESD204的原始版本发布。这个标准被描述为一个转换器和接收器（通常是FPGA或ASIC等设备）间的千兆位级的串行数据链接。在这个原始版本，串行数据连接定义为一个转换器或者多转换器和接收器之间的单独一个串行通道。这个标准适用于ADC和DAC，其最初的目的就是做一个基本的FPGA通用接口，或者也可以与ASIC一起用。尽管原始版本的JESD204和改进版的JESD204A标准相对于传统的接口有着更高的性能，但仍然缺少一个关键的要素。这个缺少的元素则是链接中的连续性数据的确定延迟。当前主流的模数转换器ADC仍为并行数据输出格式，其采样位宽为8bit/10bit/12bit/14bit。受码间同步及串扰影响，通用型并行模数转换器ADC的采样频率通常不高于100MSPS，若使采样频率进一步升高，必须使用串行模数转换器ADC。并行模数转换器ADC的另一个不足之处是，由于其数据为并行输出，占用了较多的FPGA管脚资源和PCB布板面积，受FPGA管脚数量及PCB板面积限制，通常单板不能实现多于4通道的AD采样，进而限制了并行AD在需要多通道采样的任务中使用。从多通道采样需求，也要求使用串行模数转换器ADC。通常串行模数转换器ADC的数据输出接口协议符合JESD204协议。

为实现对符合JESD204协议的高速串行模数转换器ADC的数据采样，必须在FPGA实现JESD204协议，以增强FPGA中接口程序的通用性。

发明内容

本发明的任务是针对现有技术存在的不足之处，提供一种符合JESD204传输协议、通用性强、采样频率高的高速串行AD采样的方法，此外，本发明还要提供一种使用上述方法、基于JESD204协议的高速串行AD采样装置，用以解决新型任务载荷的多通道高速AD采样问题。

本发明的上述目的可以通过以下措施来达到，一种基于JESD204传输协议实现串行AD采样的方法，具有如下技术特征，在可编程逻辑门阵列FPGA中将FPGA内嵌的高速串行收发器GTX作为JESD204传输协议的物理层，并在FPGA内创建JESD204传输协议的逻辑层，将JESD204传输协议封装成为IP核，其次，通过中频接插件将中频模拟信号输入到AD信号采集板，经运算放大器进行幅度放大或衰减，再送入符合JESD204协议的串行模数转换器ADC对模拟信号进行数字采样，被转换后的数字信号通过模数转换器ADC的数字输出端送入FPGA中内嵌的高速串行收发器GTX，在FPGA的JESD204传输协议逻辑层中实现模数转换器ADC输出数据的接收和协议解析。

一种使用上述方法基于JESD204协议的高速串行AD采样装置，包括中频SMA接插件，差分运算放大器、串行数据转换器AD以及可编程逻辑门阵列FPGA，其特征在于：SMA接插件相连于差分运算放大器输入端，将中频模拟信号为转换为差分信号，差分运算放大器输出端相连于串行数据转换器AD输入端，将放大或衰减后的差分信号送串行数据转换器AD，串行数据转换器AD与FPGA通过FPGA中高速串行收发器GTX接口相连，串行数据转换器AD的差分数字输出信号经FPGA中内嵌的高速串行收发器GTX接口完成串并转换后，在FPGA内完成数据采集。

本发明相比于现有技术具有如下有益效果。

本发明所实现的JESD204协议具有完整的自主知识产权，避免了对国外该项技术的依赖;

通用性强。本发明将FPGA内嵌的高速串行收发器GTX作为JESD204传输协议的物理层，并在FPGA内创建JESD204传输协议的逻辑层，逻辑层程序符合JESD204协议，可实现对任意符合JESD204协议的串行数据转换器AD的数据采集。

采样频率高。本发明通过采用符合JESD204协议的串行模数转换器ADC，进行数字采样，进一步提高了串行模数转换器ADC的采样率，使的采样频率能够达到210MSPS，相比于采样频率通常不高于100MSPS的并行数据转换器AD高出了1倍。

支持多通道。本发明基于JESD204协议的高速串行AD采样装置，单个装置可支持到16个AD采样通道，占用管脚少：本发明在实现的高速串行AD采样装置，16个AD采样通道，占用的FPGA通用IO管脚只有44个，等效的并行数据转换器AD(12bit)需要管脚则至少240个管脚，极大地减少了对宝贵的FPGA管脚资源的消耗。

占用面积小：本发明所实现的基于JESD204协议的高速串行AD采样装置,其AD芯片PCB板面积仅为9.75×9.75mm＝95.0625mm2，若采用并行AD器件，其占用PCB面积则为9.0×9.0mm×4通道＝324mm2，有效地节省了器件在PCB板中所占的空间,比较适用于各类小型装置。

IP核,也就是知识产权IP(Intellectual Property),是那些己验证的、可重利用的、具有某种确定功能的IC模块.分为软IP(soft IP core)、固IP(firm IP core)和硬IP。IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。调用IP核能避免重复劳动，大大减轻工程师的负担。

本发明提供的基于JESD204协议的高速串行AD采样装置性能指标如表1所示。

表1

采样频率	采样位宽	传输速度	AD采样通道
				210MSPS	12bit	4.2Gbps	12个

附图说明

下面结合附图和实施进一步说明本发明。

图1是本发明基于JESD204协议的高速串行AD采样装置框图。

图2是根据本发明方法实现高速数据存储的典型数据流程示意图。

具体实施方式

参阅图1。根据本发明，基于JESD204协议的高速串行AD采样装置。主要由中频SMA接插件，差分运算放大器、串行数据转换器AD（串行AD转换器）以及可编程逻辑门阵列FPGA组成，其中，SMA接插件相连于差分运算放大器输入端，将中频模拟信号为转换为差分信号，差分运算放大器输出端相连于串行数据转换器AD输入端，将放大或衰减后的差分信号送串行数据转换器AD，串行数据转换器AD与FPGA通过FPGA中高速串行收发器GTX接口相连，串行数据转换器AD的差分数字输出信号经FPGA中内嵌的高速串行收发器GTX接口，完成串并转换后，在FPGA内完成数据采集。差分运算放大器是一种可完成对模拟单端信号向差分信号的转换，能够满足串行数据转换器AD的差分电平输入要求的运算放大器。串行数据转换器AD为一种多通道且各通道独立的、符合JESD204协议的高速串行数据转换器AD，其采样频率可达到210MSPS，输出数据速度可达4.2Gbps。

中频模拟信号通过中频SMA接插件，输入到高速串行AD采样装置，经差分运算放大器，将单端中频模拟信号转换为差分信号，并对差分信号幅度进行放大或衰减。差分运算放大器输出端与串行数据转换器AD芯片输入端相连，差分运算放大器输出的模拟差分信号送串行数据转换器AD，经AD转换器模数转换后，将数字信号通过GTX接口送FPGA，由FPGA实现对串行数据转换器AD输出的数字信号的采集。FPGA中高速串行收发器GTX为FPGA内嵌的高速接口，它作为JESD204协议的物理层，可支持1－12.5Gbps的传输速度，其逻辑层利用硬件描述语言VHDL实现，将JESD204协议封装成为一种通用性的知识产权（IP）核，增强本发明JESD204协议的高速串行AD采样方法的可移植性。

参阅图2。根据本发明，基于JESD204协议的高速串行AD采样方法可以通过下述步骤实现。

步骤1：中频模拟信号输入。外部中频模拟信号通过SMA接插件，输入到基于JESD204协议的高速串行AD采样装置（以下称AD采样装置），用示波器测量SMA接插件的输入端，确定中频模拟信号已输入到AD采样装置，以下称中频模拟信号为Analog_S。

步骤2：中频模拟输入信号由单端信号转换为差分信号。AD采样装置中SMA接插件与差分运算放大器输入端相连，将中频模拟信号为Analog_S转换为差分信号（Analog_S_P，Analog_S_N），通过设置差分运算放大器的参数，可对信号进行幅度放大（或衰减）。

步骤3：差分运算放大器将差分信号送串行数据转换器AD。步骤2中差分运算放大器输出端与串行数据转换器AD输入端相连，将放大或衰减后的差分信号（Analog_S_P，Analog_S_N）送串行数据转换器AD，用示波器确认差分信号的幅度在串行数据转换器AD要求电平范围内。

步骤4：模数转换器ADC的数字输出信号送信号采集FPGA。串行模数转换器ADC的差分数字输出信号经FPGA中内嵌的高速串行收发器GTX接口，完成串并转换后，在FPGA内完成数据采集。

由于串行数据转换器AD输出的数字信号格式符合JESD204协议，因此，必须在FPGA中基于GTX接口实现JESD204协议。FPGA中内嵌的GTX接口，可作为JESD204协议物理层，JESD204协议逻辑层在FPGA内，通过VHDL语言实现。

在FPGA内实现JESD204协议后，通过以下方式进行验证。

步骤5：验证串行数据转换器AD测试波形数据输出。配置串行数据转换器AD寄存器，使AD交替输出数据为16进制的“7FF”与“000”测试波形，在FPGA内，通过Chipscope观测，确定FPGA采集到的数据为交替出现的“7FF”与“000”;配置串行数据转换器AD寄存器，使AD交替输出数据为16进制的“AAA”与“555”测试波形,在FPGA内，通过Chipscope观测，确定FPGA采集到的数据为交替出现的“AAA”与“555”。

步骤6：验证串行数据转换器AD实际输出波形数据。在保证步骤5完成情况下，配置串行数据转换器AD寄存器，使AD芯片输出正常采样数据。用信号发生器送40MHz单载波（正弦波）给步骤1中的SMA接插件，在FPGA中，通过Chipscope观测，确认FPGA采集到的数据为正弦波，并通过改变信号发生器输出的正弦波频率，反复测试。

步骤7：测试串行数据转换器AD的输入信号幅度范围。在保证步骤6正确情况下，调整信号发生器输出的正弦波幅度（电平）大小，测试串行数据转换器AD的输入信号幅度范围。

IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。

本发明提供的一种基于JESD204协议的高速串行AD采样方法及其装置，提供了一种对串行AD采样芯片数据接收的思路，任何采用其它型号的串行AD采样芯片、模拟运算放大器、FPGA，或是由本发明易于联想到的其它改进方式，都在本发明的保护范围之内。

Claims (6)

1.一种基于JESD204传输协议实现串行AD采样的方法，具有如下技术特征，在可编程逻辑门阵列（FPGA）中,在可编程逻辑门阵列FPGA中将FPGA内嵌的高速串行收发器GTX作为JESD204传输协议的物理层，并在FPGA内创建JESD204传输协议的逻辑层，将JESD204传输协议封装成为IP核，其次，通过中频接插件将中频模拟信号输入到AD信号采集板，经运算放大器进行幅度放大或衰减，再送入符合JESD204协议的串行模数转换器ADC对模拟信号进行数字采样，被转换后的数字信号通过模数转换器ADC的数字输出端送入FPGA中内嵌的高速串行收发器GTX，在FPGA的JESD204传输协议逻辑层中实现模数转换器ADC输出数据的接收和协议解析。

2.如权利要求1所述的基于JESD204传输协议实现串行AD采样的方法，其特征在于：JESD204协议逻辑层在FPGA内，通过VHDL语言实现，具有完全的自主知识产权。

3.一种使用权利要求1所述基于JESD204协议的高速串行AD采样装置，包括中频SMA接插件，差分运算放大器、串行数据转换器AD以及可编程逻辑门阵列FPGA，其特征在于：SMA接插件相连于差分运算放大器输入端，将中频模拟信号为转换为差分信号，差分运算放大器输出端相连于串行数据转换器AD输入端，将放大或衰减后的差分信号送串行数据转换器AD，串行数据转换器AD与FPGA通过FPGA中高速串行收发器GTX接口相连，串行数据转换器AD的差分数字输出信号经FPGA中内嵌的高速串行收发器GTX接口完成串并转换后，在FPGA内完成数据采集。

4.如权利要求3所述的基于JESD204协议的高速串行AD采样的装置，其特征在于，差分运算放大器是一种可完成对模拟单端信号向差分信号的转换，能够满足串行数据转换器AD差分输入要求的运算放大器。

5.如权利要求3所述的基于JESD204协议的高速串行AD采样的装置，其特征在于，串行数据转换器AD为一种各通道独立的多通道、符合JESD204协议的高速串行数据转换器AD，采样频率可达到210MSPS，输出数据速度可达4.2Gbps。

6.如权利要求3所述的基于JESD204协议的高速串行AD采样的装置，其特征在于，FPGA中所内嵌的GTX接口支持1－12.5Gbps的传输速度，在接收端FPGA利用VHDL语言，实现的JESD204协议IP核，以接收串行数据转换器AD的输出数据。

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