CN104749560A - 一种用于船舶导航雷达的数字信号处理机及处理方法 - Google Patents

Abstract

本发明涉及雷达信号处理领域，具体涉及一种用于船舶导航雷达的数字信号处理机及处理方法，采取“FPGA+DSP”的结构形式，充分发挥FPGA强大的逻辑控制能力和DSP高速信号处理能力的特点，与传统船舶导航雷达数字信号处理机相比处理能力更强、存储容量更大、接口更加灵活、具有可扩展性；增加了以太网通信功能，通过以太网通信的方式可以使雷达数字信号处理机移至船舶雷达的上单元，处理完成后的雷达回波数据最终通过以太网传输至雷达下单元的显示终端，有效避免了传统船舶雷达信号处理机在长距离下接收视频信号时出现的信号衰减和干扰问题；针对现有的船舶导航雷达数字信号处理方法进行改进，抗干扰和杂波抑制能力更强，信号处理效果更好。

Description

一种用于船舶导航雷达的数字信号处理机及处理方法

技术领域

本发明涉及雷达信号处理领域，具体涉及一种用于船舶导航雷达的数字信号处理机及处理方法。

背景技术

雷达信号处理机是雷达系统的重要组成部分，主要完成对雷达接收机输出的视频信号进行采样、处理和传输的功能。早期的雷达使用模拟电路对信号进行处理，不仅结构复杂，而且电路本身也极易收到干扰。随着数字技术的发展，雷达信号处理转由数字电路实现。由于雷达的使用环境和用途不尽相同，雷达信号处理机的结构和所要完成的功能也随之不同。船舶导航雷达作为雷达在航海技术中的一种应用，能够给航行中的船只提供导航、避撞等功能，但目前国内使用的船舶导航雷达多为国外产品，由于国外长期封锁相关技术导致国产产品发展缓慢，因此研究应用于船舶导航雷达的专用数字信号处理机对推进国产船舶导航雷达发展具有非常重要的意义。

传统的雷达数字信号处理机采用DSP实现，这种技术比较成熟，如文献“基于ADSP_TS101芯片的雷达信号处理机设计”中采用3片DSP芯片作为雷达信号处理机的核心，完成数字脉压、动目标检测等信号处理功能以及控制整个雷达系统的运行。但DSP指令更适合实现算法而不是逻辑控制，其外部接口的通用性较差，对雷达系统的控制显得不够灵活。大连海事大学李波设计了一种基于FPGA的船舶雷达数字信号处理机，其所有功能由FPGA实现，虽然FPGA拥有DSP无法比拟的逻辑控制能力，但是FPGA在算法实现上的复杂度比一般处理器要高，而且实现复杂算法时对片内资源的要求也高，需要中高端的FPGA芯片才能够实现，这样就使得开发周期长，成本高，不利于实现工程化。

此外，现有的船舶导航雷达数字信号处理机被设计在雷达的下单元(包括信号处理机及显示终端)，接收来自雷达上单元(包括雷达发射机、接收机、天线)输出的视频信号进行处理，由于船舶雷达特殊的使用环境，雷达上单元与下单元往往相距在十米以上，这种设计方法就需要对模拟信号进行传输，不可避免的造成信号衰减以及受到各种干扰影响。

发明内容

本发明的技术目的在于克服上述问题，提供一种用于船舶导航雷达的数字信号处理机及处理方法，实现对船舶导航雷达的系统控制和信号处理的功能，并针对现有的船舶导航雷达信号处理方法进行改进，以达到更好的效果，同时实现数字信号处理机与雷达上单元相结合，克服传统的船舶导航雷达视频信号从上单元至下单元传输过程中造成的信号衰减及干扰问题。

为了实现上述目的，本发明所采用的技术方案为：一种用于船舶导航雷达的数字信号处理机，其特征在于，包括A/D采样器、同步动态随机存储器SDRAM1、静态随机存储器SRAM、非易失性存储器FLASH、以太网接口、可编程逻辑器件FPGA、数字信号处理器DSP、以太网控制器、扩展接口和同步动态随机存储器SDRAM2；A/D采样器的数字信号输出端和采样时钟输入端分别与可编程逻辑器件FPGA的数据端及时钟输出端相连，同步动态随机存储器SDRAM1的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连；静态随机存储器SRAM的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连，以太网控制器的数据端和控制端分别与可编程逻辑器件FPGA的数据端和控制端相连；以太网接口与以太网控制器的输出端相连，扩展接口与可编程逻辑器件FPGA的GPIO接口相连；非易失性存储器FLASH的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连，同步动态随机存储器SDRAM2的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连；可编程逻辑器件FPGA与数字信号处理器DSP通过DSP的EMIF总线接口相连。

所述的A/D采样器对船舶导航雷达接收机输出的雷达回波视频信号采样转换为数字信号；所述的数字信号处理机紧靠船舶导航雷达接收机，采用以太网传输方式将数据传输至雷达下单元的显示终端。

所述的以太网控制器用于以太网通信的驱动，包括数据的打包和解压；所述的以太网接口用作数字信号处理机与显示终端的通信接口。

所述的可编程逻辑器件FPGA用于对船舶雷达系统的逻辑和时序控制、信号采集、传输以及信号预处理；数字信号处理器DSP通过其自带的EMIF接口与存储器SDRAM2、FLASH以及FPGA相连(用于雷达信号的处理，所述的雷达信号为经过FPGA预处理后输出的信号)。

所述的同步动态随机存储器SDRAM1用于存储处理好的雷达回波数据存储；所述的静态随机存储器SRAM用于存储A/D采样器输出的数据，并与FPGA内部的FIFO模块实现数据传输时的乒乓操作；所述的同步动态随机存储器SDRAM2用于存储待处理的雷达回波数据；所述的非易失性存储器FLASH用于存储DSP运行的用户程序代码。

所述的A/D采样器由SMA射频接头、射频传输变压器、AD芯片构成；视频信号经过SMA射频接头进入射频传输变压器的输入端，经过变压器转换后输出差分信号，AD芯片的时钟信号由可编程逻辑器件FPGA内部的时钟模块提供，在FPGA的时钟输出端与AD芯片的时钟输入端之间加入射频变压器(将时钟信号转化为差分信号)；AD芯片的数据端与FPGA相连。

一种用于船舶导航雷达的数字信号处理方法，其特征在于，包括如下步骤：

(1)首先对目标方位角度进行计算，然后进行自动噪声门限处理；

(2)判断是否需要进行同频干扰抑制处理，如需要则进行同频干扰抑制步骤，否则进入步骤(3)；

(3)判断是否需要海杂波抑制处理，如需要则进行海杂波抑制步骤，否则结束。

前述的一种用于船舶导航雷达的数字信号处理方法，还包括如下步骤：

(4)判断是否需要雨雪杂波抑制处理，如需要则进行雨雪杂波抑制处理，否则进入步骤(5)；

(5)判断是否需要尾迹显示，如需要则进行尾迹显示，否则结束。其中步骤(4)和步骤(5)为现有技术，本发明不作详细描述。

步骤(1)的对目标方位角度计算的具体过程如下：通过扩展接口连接船首检测传感器输出端，每当天线转动至船首位置时，传感器反馈一个信号输入至可编程逻辑器FPGA，代表一圈扫描开始；设定天线扫描速度为T_sc，发射信号的脉冲周期为T_τ，那么每一个目标所处的方位角度其中n代表目标所位于的从船首方向开始计数的第n个脉冲；

步骤(1)的自动噪声门限处理的具体过程如下：可编程逻辑器FPGA设置噪声统计模块，在每次调节雷达接收机增益后，根据雷达在不发射信号的情况下产生的接收信号得到噪声平均值，以此作为新的噪声门限。

步骤(2)的具体过程如下：由FPGA调用IP核生成3个RAM模块，将相邻3个脉冲周期T_τ内的回波数据依次存入3个RAM模块，同时抑制级别模块根据设定的抑制等级INT1或INT2产生相应的阙值Q，其中抑制等级在程序中预先设定，可通过雷达显示控制终端进行调节，然后同频干扰信号检测模块读取RAM中的数据和阈值组成回波信号矩阵，记第一个脉冲周期内的回波数据为x_n(n＝0,1…n)，第二个脉冲周期内的回波数据为y_n(n＝0,1…n)，第三个脉冲周期内的回波数据为z_n(n＝0,1…n)，则信号矩阵为：

$\left[\begin{array}{cccc}{x}_1& x_2& ......& x_n\\ y_1& y_2& ......& y_n\\ z_1& z_2& ......& z_n\\ Q& Q& ......& Q\end{array}\right]$

用检测矩阵 $\left[\begin{array}{cccc}1& -1& 0& -1\\ 0& 1& -1& -1\\ -1& 0& 1& -1\end{array}\right]$ 与信号矩阵相乘，得到结果矩阵，结果矩阵中值为正的对应信号即为同频干扰信号；同频干扰信号对消模块将检测到的同频干扰信号用其相邻周期的非干扰信号替代，并将相邻的3个脉冲周期内的雷达同一距离单元上的数据累加，其中累加就是将x_n(n＝0,1…n)、y_n(n＝0,1…n)、z_n(n＝0,1…n)n取相同值时的数据进行相加，累加后可以提高信噪比，输出的数据是累加后的值。

步骤(3)的具体过程如下：首先通过对给定的雷达前N帧扫描回波数据进行参数统计，其中一帧数据对应上述3个脉冲周期累加后的值。得出这些数据的瑞利分布模型和韦布尔分布模型的特征参数值；然后将参数值分别代入到瑞利分布和韦布尔分布概率密度函数中；

瑞利分布概率密度函数为：

$f\left(x\right)=\frac{x}{{\mathrm{\σ}}^2}\exp [-\frac{x^2}{{2\mathrm{\σ}}^2}],x>0$

式中，x为海杂波幅度，σ为海杂波标准差，也称为形状参数；

韦布尔分布概率密度函数为：

$f\left(x\right)={\left(\frac{x}{q}\right)}^{p-1}\left(\frac{p}{q}\right)\mathrm{xep}[-{\left(\frac{x}{q}\right)}^p],x>0,p>0,q>0$

式中，x为海杂波幅度，q为尺度参数，p为形状参数；

得到2种分布的数据序列，再与雷达回波数据的分布序列作比较，选择最接近的分布模型，以此模型作为海杂波对消的背景，最后将后续N+i帧雷达回波数据与背景作对消处理，其中i＝1,2,3…；记后续N+i帧回波数据序列为f，背景模型序列为y，对回波数据序列和背景模型序列分别作FFT得到频谱函数F和频谱函数Y，然后再分别算出他们的功率谱密度函数为P_f和P_y，最后将F与Y、P_f与P_y作相减对消。

与现有技术相比，本发明具有如下优点：

(1)本发明采取“FPGA+DSP”的结构形式，充分发挥FPGA强大的逻辑控制能力和DSP高速信号处理能力的特点。FPGA完成对雷达系统的逻辑和时序控制、信号采集、传输以及信号预处理功能，DSP完成对雷达回波信号的相关处理。本发明与传统船舶导航雷达数字信号处理机相比处理能力更强、存储容量更大、接口更加灵活、具有可扩展性。

(2)本发明增加了以太网通信功能，以太网通信具有传输速率高、长距离传输误码率低等特点。通过以太网通信的方式可以使雷达数字信号处理机移至船舶雷达的上单元，处理完成后的雷达回波数据最终通过以太网传输至雷达下单元的显示终端，有效避免了传统船舶雷达信号处理机在长距离下接收视频信号时出现的信号衰减和干扰问题。

(3)本发明针对现有的船舶导航雷达数字信号处理方法进行改进，抗干扰和杂波抑制能力更强，信号处理效果更好。

附图说明

图1为本发明的船舶导航雷达数字信号处理机的基本组成框图。

图2为本发明的船舶导航雷达数字信号处理机的基本工作示意图。

图3为本发明中高速A/D采样电路实现框图。

图4为本发明中FPGA与DSP通信的EMIF总线接口实现框图。

图5为本发明中高速以太网控制器与FPGA的接口实现框图。

图6为本发明的船舶导航雷达数字信号处理机PCB版图。

图7为本发明的船舶导航雷达数字信号处理机信号处理流程示意图。

图8为本发明中同频干扰抑制算法实现流程示意图。

图9为本发明中海杂波自适应抑制算法实现流程示意图。

具体实施方式

为使本发明实现的技术方案、技术特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

本发明提供的用于船舶导航雷达的数字信号处理机，包括高速A/D采样器、高速以太网控制器、以太网接口、高速同步动态随机存储器SDRAM1和SDRAM2、高速静态随机存储器SRAM、非易失性存储器FLASH、可编程逻辑器件FPGA、数字信号处理器DSP以及扩展接口。本发明将FPGA与DSP相结合，两者协调工作完成雷达系统控制和信号处理的功能，同时将信号处理机紧靠雷达上单元的接收机，采用以太网传输方式将数据传输至雷达下单元的显示终端。

所述的高速A/D采样器具有16位高分辨率，采样速率达80MSPS，完成对船舶导航雷达接收机输出的视频信号采样，将雷达回波信号转化成数字信号。

所述的高速以太网控制器完成以太网通信的驱动，包括数据的打包和解压。

所述的以太网接口用作数字信号处理机与显示终端的通信接口。

所述的可编程逻辑器件FPGA主要完成对船舶雷达系统的逻辑和时序控制、信号采集、传输以及信号预处理功能。

所述的高速同步动态随机存储器SDRAM1完成对处理好的雷达回波数据存储。

所述的高速静态随机存储器SRAM完成对高速A/D采样器输出的数据存储，并与FPGA内部的FIFO模块实现数据传输时的乒乓操作。

所述的数字信号处理器DSP通过其自带的EMIF接口与外部存储器SDRAM2、FLASH以及FPGA相连，实现相互之间的通信，完成船舶雷达的信号处理。

所述的高速同步动态随机存储器SDRAM2完成待处理的雷达回波数据存储。

所述的非易失性存储器FLASH完成DSP运行代码及用户数据的存储。

所述的扩展接口用来提供雷达伺服系统的控制接口，船首信号检测的输入接口以及后续功能升级时的扩展接口。

参照图1，本发明提供的船舶导航雷达数字信号处理机，包括高速A/D采样器(即高速A/DC①)、高速同步动态随机存储器SDRAM1②、高速静态随机存储器SRAM③、非易失性存储器FLASH④、以太网接口⑤、可编程逻辑器件FPGA⑥、数字信号处理器DSP⑦、高速以太网控制器⑧、扩展接口⑨和高速同步动态随机存储器SDRAM2⑩。高速A/D采样器①的数字信号输出端和采样时钟输入端分别与可编程逻辑器件FPGA⑥的数据端及时钟输出端相连。高速同步动态随机存储器SDRAM1②的数据端和地址端分别与可编程逻辑器件FPGA⑥的数据端和地址端相连。高速静态随机存储器SRAM③的数据端和地址端分别与可编程逻辑器件FPGA⑥的数据端和地址端相连。高速以太网控制器⑧的数据端和控制端分别与可编程逻辑器件FPGA⑥的数据端和控制端相连。以太网接口⑤与高速以太网控制器⑧的输出端相连。扩展接口⑨与可编程逻辑器件FPGA⑥的GPIO接口相连。非易失性存储器FLASH④的数据端和地址端分别与数字信号处理器DSP⑦的数据端和地址端相连。高速同步动态随机存储器SDRAM2⑩的数据端和地址端分别与数字信号处理器DSP⑦的数据端和地址端相连。可编程逻辑器件FPGA⑥与数字信号处理器DSP⑦通过DSP的EMIF总线接口相连。

在本实例中，高速A/D采样器采用AD9460BSVZ-80芯片，它是一款16位单芯片采样模数转换器，内置一个片内采样保持电路，该器件的采样速率高达80MSPS，具有出众的信噪比，适合采用基带(<100MHz)和中频的仪器仪表、医疗成像以及雷达接收机应用。高速同步动态随机存储器SDRAM1和SDRAM2采用IS42S16320B芯片，其具有16位总线，512Mb存储容量，可满足大容量数据的存储。高速静态随机存储器SRAM采用IS61LV25616-10T芯片，其具有16位总线，4Mb存储容量。非易失性存储器FLASH采用SST39VF1601芯片，它具有16位总线，64Mb存储容量。高速以太网控制器采用DM9000A芯片，它是一款10M/100M自适应以太网控制芯片，可满足高速数据的传输。以太网接口采用RJ45_HR911105A集成变压器插座。可编程逻辑器件FPGA采用Altera公司的EP4CE30F23C8N芯片，其具有丰富的片内资源和GPIO，满足与各种接口的连接，数字信号处理器DSP采用TI公司的高速浮点型处理器TMS320C6713BGDP300芯片，其主频达到300MHz，处理速度能够达到2400MIPS，具有强大的信号处理能力。

参照图2，本发明的船舶导航雷达数字信号处理机基本工作原理是：雷达回波信号由天线接收进入接收机，接收机对回波信号进行变频、滤波、放大和检波等处理然后输出视频信号。数字信号处理机接收来自雷达接收机的视频信号，其中高速A/D采样器对信号进行采样，输出数字信号至可编程逻辑器件FPGA，FPGA控制其内部FIFO及高速静态随机存储器SRAM实现对采样后的雷达回波数据缓存并进行乒乓操作。数字信号处理器DSP通过内部的EMIF总线接口与FPGA连接，读取待处理的雷达回波数据并缓存至高速同步动态随机存储器SDRAM2中，然后对信号进行处理，处理好的数据被缓存至高速同步动态随机存储器SDRAM1，最后通过高速以太网将处理好的数据传输至雷达显示终端。其中，可编程逻辑器件FPGA还完成对雷达伺服系统的控制、船首信号的检测以及发射信号的时序控制等雷达系统控制功能。由于本发明通过以太网进行数据传输，数字信号处理机的位置就可以移至船舶雷达的上单元，能够有效避免传统船舶雷达信号处理机在长距离下接收视频信号时出现的信号衰减和干扰问题。

参照图3，为了消除偶次谐波分量，抑制共模噪声源，起到系统抗干扰的效果，本发明中高速A/D采样电路采用差分输入的形式。雷达接收机输出的视频信号为单端信号，因此需要先将单端信号转化为差分信号，本发明采用ETC1-1-13TR射频传输变压器实现此功能，视频信号经过SMA射频接头进入射频传输变压器的输入端，经过变压器转换后输出差分信号。高速A/D采样器的时钟信号由可编程逻辑器件FPGA内部的时钟模块提供，由于本发明采用的AD芯片需要输入差分形式的时钟信号，因此在FPGA的时钟输出端与AD芯片的时钟输入端之间加入ADT1-1WT射频变压器，实现时钟信号由单端向差分信号的转化。此外，AD芯片的数据端DB[0..15]与FPGA相连，将采样后的数据送入FPGA。AD芯片的DCO端与FPGA相连，用以验证采样时钟与输入时钟是否一致。AD芯片的OR端(即AD芯片的过量程信号输出端口)与FPGA相连，当AD输入端信号电压超出输入范围时此端口输出将由0变为1。

参照图4，本发明中数字信号处理器DSP主要是通过C6713B芯片的外部存储器接口EMIF与FPGA进行数据通信，EMIF可实现DSP与不同类型存储器的连接。用EMIF与FPGA相连，从而使FPGA平台充当一个协同处理器或高速数据传输接口。EMIF总线接口主要包括数据端口TED，地址端口TEA，选通端口TCE、/WE、/RE、/OE，低位字节使能端口TBE，EMIF时钟输出端口ECLKOUT以及总线仲裁端口ARDY、/HOLD、/HOLDA。

参照图5，由于本发明采用的高速以太网控制器DM9000A的外部总线符合ISA标准。因此，可通过ISA总线直接与FPGA实现连接。其中，SDO[0..15]为以太网控制器的数据端口，CS#为控制器使能端口，IOR#为控制器读命令端口，IOW#为控制器写命令端口，CMD为控制器命令格式选择端口，INT为控制器的中断请求端口，RESET#为控制器的复位端口。由FPGA内部的NIOS II软核实现对高速以太网控制器DM9000A的驱动。

参照图6，本发明的船舶导航雷达数字信号处理机在设计PCB时，将电源集中放置在顶端区域，并进行π型滤波。将高速A/D采样电路放置在左侧并与FPGA紧靠，缩短信号线走线，同时各种扩展接口布置在板边方便使用。此外，本发明的PCB采用六层结构，通过将信号层隔离和提供单独完整的电源及地平面的方法来减少信号串扰和电磁干扰。

参照图7，基于上述数字信号处理机硬件平台，本发明对船舶雷达回波信号处理流程为：首先对目标方位角度进行计算，然后进行自动噪声门限处理，然后判断是否进行同频干扰抑制处理，如果需要进行同频干扰抑制，则运行同频干扰抑制算法，否则继续判断是否进行噪声抑制处理，同理，继续判断是否进行海杂波抑制功能、雨雪杂波抑制功能和尾迹显示功能，最终将处理好的信号通过高速以太网传输至显示终端。本发明针对传统船舶导航雷达的部分信号处理方法进行了改进，具体如下：

(1)目标方位角度计算。传统船舶导航雷达通过方位码盘、光敏元件等复杂电路实现对目标方位的计算，本发明通过扩展接口连接船首检测传感器输出端(船首检测传感器是一个外置的开关式霍尔传感器)，每当天线转动至船首位置时，传感器就会反馈一个信号输入至可编程逻辑器FPGA，代表一圈扫描开始，在本实例中，假设天线扫描速度为T_sc，发射信号的脉冲周期为T_τ，那么每一个目标所处的方位角度其中n代表目标所位于的从船首方向开始计数的第n个脉冲。本发明所述方法取代了传统复杂电路，不仅实现简单而且更加精确。

(2)自动噪声门限处理。船舶雷达回波信号中包含各种噪声信号，传统船舶导航雷达通过将雷达回波信号与某一噪声门限进行比较，低于此门限值的视作噪声，否则，视作目标信号。由于调节接收机增益时会产生噪声起伏，传统方法无法自动改变噪声门限。本发明设计了一种自动噪声门限处理方法，由可编程逻辑器FPGA实现噪声统计模块，在每次调节增益后，根据雷达在不发射信号的情况下产生的接收信号得到噪声平均值，以此作为新的噪声门限。与传统方法相比，本发明所述方法具有对噪声的自适应性。

(3)同频干扰抑制处理。传统的船舶导航雷达同频干扰抑制方法存在去除干扰的同时也把部分目标去除的缺点，本发明采用一种改进的三脉冲相关法，具体实现方式如图8所示。在本实例中，由FPGA调用IP核生成3个RAM模块，将相邻3个脉冲周期内的回波数据依次存入，同时抑制级别模块根据选定的抑制等级INT1或INT2产生相应的阙值Q，Q值大小将影响抑制效果，其中抑制等级在程序中预先设定；然后同频干扰信号检测模块读取RAM中的数据和阈值组成回波信号矩阵，记第一个脉冲周期内的回波数据为x_n(n＝0,1…n)，第二个脉冲周期内的回波数据为y_n(n＝0,1…n)，第三个脉冲周期内的回波数据为

z_n(n＝0,1…n)，则信号矩阵为：

$\left[\begin{array}{cccc}{x}_1& x_2& ......& x_n\\ y_1& y_2& ......& y_n\\ z_1& z_2& ......& z_n\\ Q& Q& ......& Q\end{array}\right]$

用检测矩阵 $\left[\begin{array}{cccc}1& -1& 0& -1\\ 0& 1& -1& -1\\ -1& 0& 1& -1\end{array}\right]$ 与信号矩阵相乘，得到结果矩阵，结果矩阵中值为正的对应信号即为同频干扰信号；同频干扰信号对消模块将检测到的同频干扰信号用其相邻周期的非干扰信号替代，并将相邻的3个脉冲周期内的雷达同一距离单元上的数据累加。

假设单个周期的第i个雷达脉冲回波信号R_i(t)由理想脉冲回波信号S_i(t)和不相关的加性噪声信号N_i(t)叠加组成：

R_i(t)＝S_i(t)+N_i(t),0<t<T

其中T代表一个脉冲周期的时间，t表示一个脉冲周期内的任一时刻，

第i个雷达脉冲回波信号信噪比为：

相邻3个周期的脉冲回波信号积累后可表示为：

回波信号积累后的信噪比为： ${\mathrm{SNR}}_3={\left(\frac{S}{N}\right)}_3=\frac{{[3\&times;S_i\left(t\right)]}^2}{E\left\{\underset{i=1}{\overset{3}{\mathrm{\&Sigma;}}}{\left[N_i\left(t\right)\right]}^2\right\}+E\left[\underset{i\&NotEqual;j}{\mathrm{\&Sigma;}}{N}_i\left(t\right)N_j\left(t\right)\right]}$

由于各个周期的噪声是相互独立的，所以有：

因此回波信号积累后的信噪比： $\sqrt{3}\mathrm{SNR}\&le;{\mathrm{SNR}}_3=\frac{3^2{\left[S_i\left(t\right)\right]}^2}{E\left\{\underset{i=1}{\overset{3}{\mathrm{\&Sigma;}}}{\left[N_i\left(t\right)\right]}^2\right\}}\&le;3\mathrm{SNR}$

本发明所述方法在去除同频干扰信号的同时提高了信噪比，保护了目标信号，同时能够根据抑制等级来控制同频干扰抑制的效果。

(4)海杂波抑制处理。海杂波是许多散射点的集合，船舶导航雷达在不同的量程模式下工作时雷达的分辨率会随之改变，海浪杂波幅度的概率密度也随之在瑞利分布和韦布尔分布直接变化。本发明采用一种自适应抑制处理方法,其实现流程示意图如图9所示，首先通过对给定的雷达前N帧扫描回波数据进行参数统计，得出这些数据的各种分布模型特征参数值；然后将参数值分别带入到瑞利分布和韦布尔分布概率密度函数中。

瑞利分布概率密度函数为：

$f\left(x\right)=\frac{x}{{\mathrm{\&sigma;}}^2}\exp [-\frac{x^2}{{2\mathrm{\&sigma;}}^2}],x>0$

式中，x为海杂波幅度，σ为海杂波标准差，也称为形状参数。

韦布尔分布概率密度函数为：

$f\left(x\right)={\left(\frac{x}{q}\right)}^{p-1}\left(\frac{p}{q}\right)\mathrm{xep}[-{\left(\frac{x}{q}\right)}^p],x>0,p>0,q>0$

式中，x为海杂波幅度，q为尺度参数，p为形状参数。

得到2种分布的数据序列，再与雷达回波数据的分布序列作比较，选择最接近的分布模型，以此模型作为海杂波对消的背景，最后将后续N+i(i＝1,2,3…)帧雷达回波数据与背景作对消处理。记后续N+i(i＝1,2,3…)帧回波数据序列为f，背景模型序列为y，对回波数据序列和背景模型序列分别作FFT得到频谱函数F和Y，然后再分别算出他们的功率谱密度函数为P_f和P_y，最后将F与Y、P_f与P_y作相减对消。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.一种用于船舶导航雷达的数字信号处理机，其特征在于，包括A/D采样器、同步动态随机存储器SDRAM1、静态随机存储器SRAM、非易失性存储器FLASH、以太网接口、可编程逻辑器件FPGA、数字信号处理器DSP、以太网控制器、扩展接口和同步动态随机存储器SDRAM2；A/D采样器的数字信号输出端和采样时钟输入端分别与可编程逻辑器件FPGA的数据端及时钟输出端相连，同步动态随机存储器SDRAM1的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连；静态随机存储器SRAM的数据端和地址端分别与可编程逻辑器件FPGA的数据端和地址端相连，以太网控制器的数据端和控制端分别与可编程逻辑器件FPGA的数据端和控制端相连；以太网接口与以太网控制器的输出端相连，扩展接口与可编程逻辑器件FPGA的GPIO接口相连；非易失性存储器FLASH的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连，同步动态随机存储器SDRAM2的数据端和地址端分别与数字信号处理器DSP的数据端和地址端相连；可编程逻辑器件FPGA与数字信号处理器DSP通过DSP的EMIF总线接口相连。

2.根据权利要求1所述的一种用于船舶导航雷达的数字信号处理机，其特征在于，所述的A/D采样器对船舶导航雷达接收机输出的雷达回波视频信号采样转换为数字信号；所述的数字信号处理机紧靠船舶导航雷达接收机，采用以太网传输方式将数据传输至雷达下单元的显示终端。

3.根据权利要求2所述的一种用于船舶导航雷达的数字信号处理机，其特征在于，所述的以太网控制器用于以太网通信的驱动，包括数据的打包和解压；所述的以太网接口用作数字信号处理机与显示终端的通信接口。

4.根据权利要求1所述的一种用于船舶导航雷达的数字信号处理机，其特征在于，所述的可编程逻辑器件FPGA用于对船舶雷达系统的逻辑和时序控制、信号采集、传输以及信号预处理；数字信号处理器DSP通过其自带的EMIF接口与存储器SDRAM2、FLASH以及FPGA相连，用于雷达信号的处理。

5.根据权利要求1所述的一种用于船舶导航雷达的数字信号处理机，其特征在于，所述的同步动态随机存储器SDRAM1用于存储处理好的雷达回波数据存储；所述的静态随机存储器SRAM用于存储A/D采样器输出的数据，并与FPGA内部的FIFO模块实现数据传输时的乒乓操作；所述的同步动态随机存储器SDRAM2用于存储待处理的雷达回波数据；所述的非易失性存储器FLASH用于存储DSP运行的用户程序代码。

6.根据权利要求1所述的一种用于船舶导航雷达的数字信号处理机，其特征在于，所述的A/D采样器由SMA射频接头、射频传输变压器、AD芯片构成；视频信号经过SMA射频接头进入射频传输变压器的输入端，经过变压器转换后输出差分信号，AD芯片的时钟信号由可编程逻辑器件FPGA内部的时钟模块提供，在FPGA的时钟输出端与AD芯片的时钟输入端之间加入射频变压器，所述的射频变压器将时钟信号转化为差分信号；AD芯片的数据端与FPGA相连。

7.一种用于船舶导航雷达的数字信号处理方法，其特征在于，包括如下步骤：

(1)首先对目标的方位角度进行计算，然后进行自动噪声门限处理；

(2)判断是否需要进行同频干扰抑制处理，如需要则进行同频干扰抑制步骤，否则进入步骤(3)；

(3)判断是否需要海杂波抑制处理，如需要则进行海杂波抑制步骤，否则结束。

8.根据权利要求7所述的一种用于船舶导航雷达的数字信号处理方法，其特征在于，步骤(1)的对目标方位角度计算的具体过程如下：通过扩展接口连接船首检测传感器输出端，每当天线转动至船首位置时，传感器反馈一个信号输入至可编程逻辑器FPGA，代表一圈扫描开始；设定天线扫描速度为T_sc，发射信号的脉冲周期为T_τ，那么每一个目标所处的方位角度其中n代表目标所位于的从船首方向开始计数的第n个脉冲；步骤(1)的自动噪声门限处理的具体过程如下：可编程逻辑器FPGA设置噪声统计模块，在每次调节雷达接收机增益后，根据雷达在不发射信号的情况下产生的接收信号得到噪声平均值，以此作为新的噪声门限。

9.根据权利要求8所述的一种用于船舶导航雷达的数字信号处理方法，其特征在于，步骤(2)的具体过程如下：由FPGA调用IP核生成3个RAM模块，将相邻3个脉冲周期内的回波数据依次存入3个RAM模块，同时抑制级别模块根据选定的抑制等级INT1或INT2产生相应的阙值Q，其中抑制等级在程序中预先设定；然后同频干扰信号检测模块读取RAM中的数据和阈值组成回波信号矩阵，记第一个脉冲周期内的回波数据为x_n(n＝0,1…n)，第二个脉冲周期内的回波数据为y_n(n＝0,1…n)，第三个脉冲周期内的回波数据为z_n(n＝0,1…n)，则信号矩阵为：

$\left[\begin{array}{cccc}{x}_1& x_2& ......& x_n\\ y_1& y_2& ......& y_n\\ z_1& z_2& ......& z_n\\ Q& Q& ......& Q\end{array}\right]$

用检测矩阵 $\left[\begin{array}{cccc}1& -1& 0& -1\\ 0& 1& -1& -1\\ -1& 0& 1& -1\end{array}\right]$ 与信号矩阵相乘，得到结果矩阵，结果矩阵中值为正的对应信号即为同频干扰信号；同频干扰信号对消模块将检测到的同频干扰信号用其相邻周期的非干扰信号替代，并将相邻的3个脉冲周期内的雷达同一距离单元上的数据累加。

10.根据权利要求8所述的一种用于船舶导航雷达的数字信号处理方法，其特征在于，步骤(3)的具体过程如下：首先通过对给定的雷达前N帧扫描回波数据进行参数统计，得出这些数据的瑞利分布模型和韦布尔分布模型的特征参数值；然后将参数值分别代入到瑞利分布和韦布尔分布概率密度函数中；

瑞利分布概率密度函数为：

$f\left(x\right)=\frac{x}{{\mathrm{\&sigma;}}^2}\exp [-\frac{x^2}{2{\mathrm{\&sigma;}}^2}],x>0$

式中，x为海杂波幅度，σ为海杂波标准差，也称为形状参数；

韦布尔分布概率密度函数为：

$f\left(x\right)={\left(\frac{x}{q}\right)}^{p-1}\left(\frac{p}{q}\right)\exp [-{\left(\frac{x}{q}\right)}^p],x>0,p>0,q>0$

式中，x为海杂波幅度，q为尺度参数，p为形状参数；

得到2种分布的数据序列，再与雷达回波数据的分布序列作比较，选择最接近的分布模型，以此模型作为海杂波对消的背景，最后将后续N+i帧雷达回波数据与背景作对消处理，其中i＝1,2,3…；记后续N+i帧回波数据序列为f，背景模型序列为y，对回波数据序列和背景模型序列分别作FFT得到频谱函数F和Y，然后再分别算出他们的功率谱密度函数为P_f和P_y，最后将F与Y、P_f与P_y作相减对消。