CN110109392A - 基于双dsp的雷达信号处理板卡 - Google Patents

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何子建
李亚超
邢孟道
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Abstract

本发明公开一种基于双DSP的雷达信号处理板卡，包括2片并行的DSP芯片、FPGA芯片、8片数据存储芯片、3片程序加载芯片、2片多路时钟芯片、3个3U‑VPX连接器、电平转换芯片组、电源网络；所述每个DSP芯片均采用多核浮点FT‑M6678的DSP芯片，每个DSP芯片分别通过总线接口与4片数据存储芯片连接；所述FPGA芯片采用JFM7K325T的FPGA芯片，通过高速串行总线接口连接2个3U‑VPX连接器；DSP芯片与FPGA芯片通过高速串行总线接口进行互联保证数据传输的实时性。本发明采用全国产化器件以保证板卡具有可兼容性强、安全性能强优点，可应用于雷达信号处理系统中对雷达回波数据的实时信号处理。

Description

基于双DSP的雷达信号处理板卡
技术领域
本发明属于信号处理技术领域，更进一步涉及雷达信号处理技术领域中的一种基于双数字信号处理器DSP(Digital Signal Processor)的雷达信号处理板卡。本发明可应用于雷达信号处理系统中，实现对雷达回波数据的实时信号处理。
背景技术
随着武器装备的不断发展，对于雷达信号实时处理能力的要求不断提高。由于雷达信号采集精度和信号处理算法复杂度不断提高，对于雷达信号处理模块的处理能力提出了更高的要求。雷达处理机的高度集成化、小体积要求和兼容性要求，也对雷达信号处理模块提出了更严格的限制。因此需要一种高性能、高兼容性的雷达信号处理板卡。
成都创信特电子技术有限公司在其申请的专利文献“国产化信号处理平台”(专利申请号201620925748.7，公开号CN 206162523U)中公开了一种国产化信号处理平台。该平台主要包括L波段变频模块、中频信号接入处理卡、国产中央处理器主板和存储卡，所述中频信号接入处理板卡包括数模转换模块、模数转换模块和信号处理模块，其中信号处理模块主要由两片FPGA信号处理芯片和FPGA管理控制芯片组成，型号均为SMQ4VSX55。但是，该处理平台仍然存在的不足之处是，第一，信号处理模块全部由FPGA芯片组成，参数的设置和调整性差,难以进行浮点运算，造成信号处理精度的下降；第二，该平台中的信号处理模块提供的两片用于信号处理的国产FPGA芯片的资源相当于一片赛灵思公司的XC4VSX55型号FPGA，资源较少且信号数据需要进行多次传输，开发难度高，程序兼容性较差；第三，信号处理模块仅部分芯片使用了国产化芯片，仍然存在着安全性问题。
北京航空航天大学在其申请的专利文献“一种基于FPGA+多核DSP的PD雷达信号处理系统及其并行实现方法”(专利申请号201510411844.X，公开号CN 105045763 A)中公开了一种基于FPGA+多核DSP的PD雷达信号处理系统。该信号处理系统包括FPGA核心芯片及其外围最小系统电路、DSP芯片及其外围最小系统电路、千兆网络接口芯片、电源芯片和电平转换芯片。该系统信号处理部分由一片赛灵思公司的XC6VSX315T型号FPGA和一片德州仪器公司的TMS320C6678型号DSP组成。但是，该雷达信号处理系统仍然存在的不足之处是，第一，使用了一片DSP与一片FPGA作为信号处理模块，当面临大数据量的信号处理时，处理能力不足，需要多个处理模块协同处理；第二，选用的国外的高端处理芯片，可能存在后门设计，导致被他方利用带来雷达信号数据处理错误的问题。
发明内容
本发明的目的在于针对上述已有技术的不足，提出了一种基于双DSP的雷达信号处理板卡，解决了目前雷达处理机依赖国外高端器件所存在的安全性问题和使用国产芯片导致的处理机性能不足和兼容度不高的问题。
为达到上述目的，本发明的思路是，采用双DSP芯片与FPGA芯片的电路结构，使得板卡拥有优秀的处理性能；采用全国产自主研发芯片，使得板卡安全性能得到保证。
本发明包括2片并行的DSP芯片、FPGA芯片、8片数据存储芯片、3片程序加载芯片、2片多路时钟芯片、3个3U-VPX连接器、电平转换芯片组、电源网络。所述每个DSP芯片均采用多核浮点FT-M6678芯片，每个DSP芯片分别通过总线接口与4片数据存储芯片连接、通过SPI接口连接1片程序加载芯片、通过高速串行总线接口分别与外部存储接口连接FPGA芯片和2个3U-VPX连接器相连；所述FPGA芯片采用JFM7K325T芯片，通过SPI接口分别与1片程序加载芯片和2片多路时钟芯片的控制接口相连、通过高速串行总线接口连接2个3U-VPX连接器、通过通用输入输出接口经由电平转换芯片连接3U-VPX连接器；所述多路时钟芯片通过时钟输出接口与每片DSP芯片和FPGA芯片连接；所述电源网络的输入端与3U-VPX连接器连接。
本发明与现有技术相比具有以下优点：
第一，由于本发明使用了2片多核浮点DSP芯片和FPGA芯片，克服了现有技术中仅使用国产FPGA芯片导致的开发难度高和资源不足的问题，使得本发明的板卡开发难度较低、处理能力强。
第二，由于本发明中所有器件均为国产自主研发，克服了现有技术中依赖国外高端信号处理器件可能存在的后门设计，导致被他方利用带来雷达信号数据处理错误的问题，使得本发明保证雷达信号数据在传输过程不被他人窃取，提高了雷达信号数据的传输安全性能。
附图说明
图1为本发明电路的结构示意图。
具体实施方式
下面结合附图1对本发明做进一步的详细描述。
本发明包括2片并行的DSP芯片、FPGA芯片、8片数据存储芯片、3片程序加载芯片、2片多路时钟芯片、3个3U-VPX连接器、电平转换芯片组、电源网络。
所述每个DSP芯片均采用多核浮点FT-M6678的DSP芯片，2片DSP芯片之间通过PCIE高速串行总线接口互联，每个DSP芯片分别通过总线接口与4片数据存储芯片连接、通过SPI接口连接1片程序加载芯片、通过高速串行总线接口分别与外部存储接口连接FPGA芯片和2个3U-VPX连接器相连。
所述FPGA芯片采用JFM7K325T的FPGA芯片，通过SPI接口分别与1片程序加载芯片和2片多路时钟芯片的控制接口相连、通过高速串行总线接口连接2个3U-VPX连接器、通过通用输入输出接口经由电平转换芯片连接3U-VPX连接器。
所述8片数据存储芯片均采用SM4J256M16M的数据存储芯片。
所述3片程序加载芯片均采用SM25QU256MX的程序加载芯片。
所述多路时钟芯片通过时钟输出接口与每片DSP芯片和FPGA芯片连接，2片多路时钟芯片均采用JCSG6208的多路时钟加载芯片。
所述电源网络的输入端与3U-VPX连接器连接；所述的3个3U-VPX连接器中的第一个连接器与电源网络的输入端连接，第二个连接器通过高速串行总线接口分别与2片DSP芯片连接、通过通用输入输出接口经由电平转换芯片与FPGA芯片的连接，第三个连接器通过高速串行总线接口分别与2片DSP芯片和FPGA芯片连接、通过通用输入输出接口经由电平转换芯片与FPGA芯片的连接。
本发明的实施例是选用2片型号为FT-M6678的多核浮点DSP芯片，1片型号为JFM7K325T的FPGA芯片，8片型号为SM4J256M16M的数据存储芯片，3片型号为SM25QU256MX的程序加载芯片，2片型号为JCSG6208的多路时钟加载芯片,并采用上述连接结构。
所述8片型号为SM4J256M16M的数据存储芯片，单片容量为4Gb；每片DSP连接4片数据存储芯片，容量为2GB；板卡总存储容量为4GB。
所述3片型号为SM25QU256MX的程序加载芯片，单片容量为256Mb，通过SPI接口分别与2片DSP相连，通过QSPI接口与FPGA相连，使得FPGA上电程序加载速度更加快速。
所述2片型号为JCSG6208的多路时钟加载芯片为DSP芯片和FPGA芯片提供所需时钟信号，第一片多路时钟芯片提供DSP芯片内锁相环所需的6路25MHz的单路时钟和第一片DSP芯片高速接口所需的4路125MHz的差分时钟，第二片多路时钟芯片提供第二片DSP芯片和FPGA芯片的高速接口所需的8路125MHz的差分时钟。
所述电平转换芯片组由4片型号为JTXS0108的自动方向感应电压传输芯片、1片型号为SM8T245的总线驱动器和1片型号为HWD16T245的总线收发器构成；所述的1片JTXS0108设置为输入3.3V电平转为1.8V电平，以用来调整信号电平以符合使用要求，其余电平转换芯片设置为输入输出皆为3.3V电平，用来进行信号隔离以保护FPGA芯片的通用输入输出端口。
所述电源网络由1片型号为HCE4630ML双路18A输出的电源芯片、1片型号为HCE4620ML双路13A输出的电源芯片、1片型号为HCE4644MB四路4A输出的电源芯片、7片型号为SM74401RGW单路3A输出的电源芯片和1片型号为SM51200DRCR单路2A输出的电源芯片构成，该电源网络由12V电压供电。
所述1片型号为HCE4630ML双路18A输出的电源芯片输出两路0.9V电压。
所述1片型号为HCE4630ML双路18A输出的电源芯片输出一路1.5V电压和一路3.3V电压，所输出的3.3V的端口为7片型号为SM74401RGW单路3A输出的电源芯片和1片型号为SM51200DRCR单路2A输出的电源芯片的供电端口。
所述1片型号为HCE4644MB四路4A输出的电源芯片将其中两路并联输出1.0V电压，剩余两路分别输出一路3.3V电压和一路1.8V电压。
所述7片型号为SM74401RGW单路3A输出的电源芯片分别输出0.9V、1.5V、1.5V、1.8V、1.8V、1.0V和1.2V电压。

Claims (6)

1.一种基于双DSP的雷达信号处理板卡，包括2片并行的DSP芯片、FPGA芯片、8片数据存储芯片、3片程序加载芯片、2片多路时钟芯片、3个3U-VPX连接器、电平转换芯片组、电源网络，其特征在于，所述每个DSP芯片均采用多核浮点FT-M6678芯片，每个DSP芯片分别通过总线接口与4片数据存储芯片连接、通过SPI接口连接1片程序加载芯片、通过高速串行总线接口分别与外部存储接口连接FPGA芯片和2个3U-VPX连接器相连；所述FPGA芯片采用JFM7K325T芯片，通过SPI接口分别与1片程序加载芯片和2片多路时钟芯片的控制接口相连、通过高速串行总线接口连接2个3U-VPX连接器、通过通用输入输出接口经由电平转换芯片连接3U-VPX连接器；所述多路时钟芯片通过时钟输出接口与每片DSP芯片和FPGA芯片连接；所述电源网络的输入端与3U-VPX连接器连接。
2.根据权利要求1中所述的基于双DSP的雷达信号处理板卡，其特征在于，所述的2片并行的DSP芯片通过PCIE高速串行总线接口互联。
3.根据权利要求1中所述的基于双DSP的雷达信号处理板卡，其特征在于，所述的8片数据存储芯片均采用SM4J256M16M的数据存储芯片。
4.根据权利要求1中所述的基于双DSP的雷达信号处理板卡，其特征在于，所述的3片程序加载芯片均采用SM25QU256MX的程序加载芯片。
5.根据权利要求1中所述的基于双DSP的雷达信号处理板卡，其特征在于，所述的2片多路时钟芯片均采用JCSG6208的多路时钟加载芯片。
6.根据权利要求1中所述的基于双DSP的雷达信号处理板卡，其特征在于，所述的3个3U-VPX连接器中的第一个连接器与电源网络的输入端连接，第二个连接器通过高速串行总线接口分别与2片DSP芯片连接、通过通用输入输出接口经由电平转换芯片与FPGA芯片的连接，第三个连接器通过高速串行总线接口分别与2片DSP芯片和FPGA芯片连接、通过通用输入输出接口经由电平转换芯片与FPGA芯片的连接。
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