CN103793355A

CN103793355A - 基于多核dsp的通用数字信号处理板卡

Info

Publication number: CN103793355A
Application number: CN201410007494.6A
Authority: CN
Inventors: 全英汇; 姚鑫东; 邢孟道; 李亚超; 陈杰; 冉磊; 肖川江; 徐炜
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2014-01-08
Filing date: 2014-01-08
Publication date: 2014-05-14

Abstract

本发明公开一种基于多核DSP的通用数字信号处理板卡，以一片FPGA为主控核心，通过高速串行总线连接两片多核DSP芯片，支持SRIO、PCIe协议；每片DSP接有可扩展的外部存储器和千兆以太网接口，DSP间采用高速串行总线进行互联，支持Hyperlink、SRIO、PCIe协议；FPGA与VPX接插件间通过吉比特收发器进行互联，支持SRIO、PCIe、以太网协议；通用数字信号处理板卡的印制板上FPGA芯片、DSP芯片、外部存储器芯片的安装位置均为能够放置各自系列其他芯片的兼容位置，其尺寸为6U标准。本发明解决了现有信号处理板卡处理速度慢、存储速率低、数据吞吐量小、通用性差的问题，具有处理速度快、存储速率高、数据吞吐量大、通用性强的优点，可广泛应用于通信、雷达、导弹、遥感、图像处理等领域。

Description

基于多核DSP的通用数字信号处理板卡

技术领域

本发明属于数字信号处理技术领域，主要涉及用于数字信号处理的基于单片FPGA加多片多核DSP芯片的通用数字信号处理板卡设计技术，具体是一种基于多核DSP的通用数字信号处理板卡，可广泛应用于通信、雷达、导弹、遥感、图像处理等领域。

背景技术

随着数字信号处理技术的不断发展，通信、雷达、图像处理等领域的算法复杂度日益增加，通常在卫星通信、机载雷达、弹载雷达、图像处理系统都会使用专用的数字信号处理板卡来进行边界扫描、图像检测、目标识别等方面的数据处理，但随着对信号处理的质量和实时性的要求日渐精密和严格，单核处理器已经不能很好的满足处理要求，因此设计一种处理速度快、存储器容量大速率快、数据吞吐量大的数字信号处理系统已经成为实现高质量高实时性大数据处理的需要。

目前，传统的数字信号处理板卡一般采用多片FPGA+多片单核DSP的架构，虽然现在FPGA芯片集成了丰富的逻辑资源，单核DSP内核频率能达到1.25GHz，并且各处理器集成一定的总线互联资源，能够实现一定的处理能力，但还存在许多的不足：

1.传统的数字信号处理板卡，若要实现更强的处理能力就需要大量的处理器芯片的串接，处理器芯片的数量增多必定占用更大的板卡面积，处理器芯片数量很大时甚至需要设计多块信号处理板卡来处理，但现有的数字信号处理系统正朝着尺寸小型化发展，系统本身留给信号处理板卡的空间有限，传统的数字信号处理板卡的可用性和实用性已经无法满足大数据处理的现状。

2.传统的数字信号处理板卡使用Flash、SRAM或SDRAM等进行存储器扩展，由于这些存储器有存储容量低或传输速率低的缺点，在数字信号处理日益增大的过程中无法胜任大批量数据的高速存储。

3.传统的数字信号处理板卡采用并行总线或通用串行总线资源进行处理器间的互联，由于这些总线协议的传输速率低，使得处理器间数据吞吐量小，降低了系统的实时性。

4.传统的数字信号处理板卡的上位机控制一般采用串口、USB2.0、PCI、百兆以太网等协议接口，由于这些协议具有传输速率慢或传输距离短或两者兼有的缺点，导致数据实时性回放受限。

5.传统的数字信号处理板卡在印刷电路板（PCB）设计中一般不考虑处理器芯片与同一系列的其他芯片间可兼容的管脚封装，如需进行板卡升级，就需要重新设计PCB电路，延长了设计周期且提高了设计成本。

6.传统的数字信号处理板卡一般采用自定义的接插件、自定义的板卡尺寸，使之只能使用在特定的环境中，其通用性不高。

综上所述，传统的数字信号处理板卡的板卡体积大、系统稳定性低、存储器容量小速率低、处理器间数据吞吐量小、上位机控制传输距离短传输速率低、板卡通用性差，已无法满足数字信号处理过程中算法复杂度日益增加数据量日益增大的现状。

发明内容

本发明的目的在于克服上述已有技术的不足，提出一种处理速度快、存储器容量大速率快、数据吞吐量大的基于多核DSP的通用数字信号处理板卡。

本发明是一种基于多核DSP的通用数字信号处理板卡，本发明的整个板卡以一片FPGA芯片为主控核心，通过高速串行总线连接两片多核DSP芯片，支持SRIO、PCIe总线协议；每片DSP芯片均各自接有可扩展的外部存储器和千兆以太网接口，两片DSP芯片间采用高速串行总线进行互联，支持Hyperlink、SRIO、PCIe总线协议；FPGA芯片与VPX接插件间通过吉比特收发器（GTX）进行互联，支持SRIO、PCIe、以太网协议；本发明的通用数字信号处理板卡的印制板上FPGA芯片、DSP芯片、外部存储器芯片的安装位置为能够放置各自系列其他芯片的兼容位置；本发明的通用数字信号处理板卡的尺寸为6U标准。

本发明的实现还在于：FPGA芯片采用Xilinx公司的VIRTEX-6系列芯片，包括XC6VLX130T、XC6VLX195T、XC6VLX240T、XC6VLX315T、XC6VSX365T、XC6VSX475T，这些芯片的管脚个数、管脚形状、管脚间的间距、芯片尺寸大小都相同；其在本发明的通用数字信号处理板卡中的用途是进行数据高速传输和简单的数字信号处理算法处理，如傅里叶变换、脉冲压缩、逆傅里叶变换、模式选择、相位补偿、图像拼接等。

本发明的实现还在于：多核DSP芯片采用TI公司的TMS320C667x系列芯片，包括TMS320C6672(双核)、TMS320C6674(四核)、TMS320C6678（八核），这些芯片的管脚个数、管脚形状、管脚间的间距、芯片尺寸大小都相同；其在本发明的通用数字信号处理板卡中的用途是用于实现复杂的数字信号处理算法，如多普勒中心估计、多普勒调频率估计、图像检测、目标识别等。

本发明的实现还在于：DSP芯片接有的外部存储器芯片采用Samsung公司的DDR3系列芯片，包括K4B1G1646E、K4B2G1646E、K4B4G1646B，这些芯片的管脚个数、管脚形状、管脚间的间距、芯片尺寸大小都相同；其在本发明的通用数字信号处理板卡中的用途是用于数字信号处理过程中的数据存储。

本发明的实现还在于：DSP芯片接有的千兆以太网是通过DSP芯片的SGMII总线与MARVELL公司的以太网物理层芯片(88EE1111)进行互联，其在本发明的通用数字信号处理板卡中的用途是进行上位机控制以及数据处理完成后的实时回放。

本发明的实现还在于：本发明的用途是所述的通用数字信号处理板卡的数据存储容量为0.5GB以上，数据存储速率为1Gbps以上，数据传输速率为10Gbps以上，数据回放速率为1Gbps，数据处理核心单元为多核DSP，实现大容量数据的快速存储、传输、处理、回放。

本发明与现有技术相比具有以下优点：

第一，本发明在满足高性能处理能力的基础上采用一片FPGA+两片多核DSP架构，克服了传统的多片FPGA、多片单核DSP的复杂互联结构而造成的系统结构繁杂、体积较大的缺点，使得本发明结构简单，体积较小，系统稳定性增强。

第二，本发明各处理器间都采用高速串行总线进行互联，克服了传统处理器间的并行总线或通用串行总线传输速率慢的缺点，使得本发明各处理器间的数据吞吐量大，提高了系统的实时性。

第三，本发明DSP芯片端采用了DDR3进行存储器扩展，克服了传统处理器使用Flash、SRAM或SDRAM扩展带来的存储容量低，传输速率低的缺点，使得本发明在数据存储方面具有存储容量大、存储速率快的特点。

第四，本发明的FPGA、DSP、外部存储器芯片的安装位置为能够放置各自系列其他芯片的兼容位置，使得本发明在系统升级、改版方面具有很大的灵活性，缩短了设计周期，降低了设计成本。

第五，本发明采用千兆以太网接口与PC主机通信，克服了传统的串口、USB2.0、PCI、PCIe、百兆以太网等协议接口带来的传输速率慢或传输距离短或两者兼有的缺点，使得本发明在与PC主机通行时具有传输距离远、传输速率快的特点，提高了系统的实时性。

第六，本发明使用基于VPX标准总线的接插件，板卡尺寸为6U标准，适用于所有主机箱为VPX标准的系统，具有很强的通用性。

附图说明

图1为本发明的结构框图；

图2为本发明的DSP芯片端DDR3存储器扩展的连接示意图，也是实施例1-6的连接示意图；

图3为本发明的千兆以太网接口的连接示意图，也是实施例1-6的连接示意图；

图4为本发明的两片DSP芯片间的高速串行总线互联的连接示意图，也是实施例1-6的连接示意图；

图5为本发明的FPGA芯片与DSP芯片间高速串行总线互联的连接示意图，也是实施例1-6的连接示意图；

图6为本发明的FPGA芯片与VPX接插件间互联的连接示意图，也是实施例1-6的连接示意图。

具体实施方式

下面结合附图对本发明做进一步的描述。

实施例1

参考附图1，本例以一片FPGA芯片为主控核心、两片多核DSP芯片为主要的数据处理单元的基本架构；在此架构上处理器芯片间包括FPGA芯片与两片多核DSP芯片之间以及两片多核DSP芯片之间均采用高速串行总线进行互联，DSP芯片外围还扩展了高速大容量存储器和千兆以太网接口，整个板卡使用VPX接插件与外界系统连接；使得本例能够实现数据的快速传输、存储、处理和回放。

本例的FPGA选用Virtex-6系列芯片XC6VLX130T-FF1156，该芯片内部集成了128000个逻辑单元、1740Kb的分布式RAM存储器、9504Kb的块RAM存储器、480个数字信号处理逻辑单元（DSP48E1）、600个输入输出（I/O）管脚和20个吉比特收发器资源，主要用于通用数字信号处理板卡的数据高速传输和一些简单的数字信号处理算法处理，如傅里叶变换、脉冲压缩、逆傅里叶变换、模式选择、相位补偿、图像拼接等。

本例的多核DSP选用TI公司的双核芯片TMS320C6672，该芯片每个内核主频达1.25GHz，两个内核共提供每秒高达80GMAC定点运算或40GFLOP浮点运算能力，主要用于实现一些复杂的数字信号处理算法，如多普勒中心估计、多普勒调频率估计、图像检测、目标识别等。

本发明的每片DSP芯片接有外部存储器芯片，本例使用四片Samsung公司的DDR3芯片K4B1G1646E进行串联，DDR3的最高传输速率为1600Mb/s，四片存储容量共0.5GB，主用于FPGA芯片端传输过来的数据的暂时存储以及数据在DSP芯片端处理完成后的暂时存储。

本发明的每片DSP芯片接有千兆以太网接口，本例通过SGMII总线与MARVELL公司的以太网物理层芯片(88EE1111)进行互联，88EE1111芯片端连接标准的RJ-45端口，标准的RJ-45端口也就是本发明中千兆网对外接口，主要用来与外界系统的PC主机进行通信，包括上位机控制和数据实时回放。

本发明的FPGA与DSP间采用高速串行总线进行互联，支持SRIO、PCIe总线协议；本例采用SRIO总线协议，主要用于FPGA与DSP间的数据高速传输；本例中SRIO总线采用四通道并行传输，每通道速率为5Gbps，四通道共20Gbps，其数据传输速率远远超过传统并行总线或通用串行总线的百兆级的速率。

本发明的DSP芯片间也采用高速串行接口总线进行互联，支持Hyperlink、SRIO、PCIe总线协议；本例采用Hyperlink总线协议，主要用于两片DSP芯片间的数据高速传输；本例中Hyperlink总线采用四通道并行传输，每通道速率达10Gbps，四通道共40Gbps，其数据传输速率远远超过传统并行总线或通用串行总线的百兆级的速率。

本发明的FPGA芯片与VPX接插件间通过吉比特收发器（GTX）进行互联，支持SRIO、PCIe、以太网协议；本例采用FPGA芯片的三个BANK(组)的吉比特收发器进行互联，主要用于本发明与外界系统进行通信；实例中采用SRIO总线十二通道并行传输，每通道速率为5Gbps，十二通道共60Gbps，其传输速率远远超过传统并行总线或通用串行总线的百兆级的速率。

本例的整个基于多核DSP的通用数字信号处理板卡尺寸为233mm×160mm，适用于所有主机箱为VPX标准的系统。

参考附图2，对DSP芯片端DDR3存储器扩展的连接做详细描述。

每片DSP芯片与四片DDR3存储器之间采用14条单端地址线、64条单端数据线、一些单端控制线进行互联；其中地址线采用共享模式，即每片DDR3存储器的地址线A[13:0]都与DSP端的地址线DDRA[13:0]进行互联，每片DDR3存储器的数据线DQ[15:0]递增的与DSP端的数据线DDRD[63:0]进行互联，上述的一些单端控制线包括数据掩码信号DDRDQM[7:0]、数据选通信号DDREDQS[7:0]、片选信号DDRCS#、时钟使能信号DDRCKE、写使能信号DDRWE#、复位信号DDRRESET#等。14条地址线在PCB布线时要求等长误差在5mil以内，64条数据线要求等长误差在5mil以内。本发明DSP芯片采用了DDR3进行存储器扩展，设计时考虑周全，PCB布局布线严谨，使得本发明最大扩展容量达2GBytes，传输速率达1600MB/s。

参考附图3，对千兆以太网接口的连接做详细描述。

千兆以太网接口是通过DSP芯片的SGMII总线与MARVELL公司的以太网物理层芯片（88EE1111）进行互联，两者之间的信号线包括两对差分信号线、两条单端信号线；具体连接方式为DSP芯片端的差分接受信号（SGMII_RXP/SGMII_RXN）、差分发送信号（SGMII_TXP/SGMII_TXN）分别连接以太网物理层芯片（88EE1111）的差分发送信号（S_OUTP/S_OUTN）、差分接受信号（S_INP/S_INN）；两条单端控制线包括时钟信号线MDC、串行数据输入输出信号线MDIO，主要用于配置信息的传输；以太网物理层芯片（88EE1111）通过四对差分线MDI_P[3:0]、MDI_N[3:0]与标准的RJ-45接口进行互联，通过标准的交叉网线就可以与PC机通信，支持TCP/IP、UDP协议。

参考附图4，对两片DSP芯片间的高速串行总线互联的连接做详细描述。

DSP芯片间的Hyperlink高速串行总线通过8对差分信号、8条单端信号线进行互联；其中第一片DSP的4对差分接受信号（HyperLink_RXP[3:0]/HyperLink_RXN[3:0]）分别连接第二片DSP的4对差分发送信信号（HyperLink_TXP[3:0]/HyperLink_TXN[3:0]），反之第一片DSP的4对差分发送信号（同上）分别连接第二片的4对差分接受信号（同上），并且在差分信号的接受端串联一个电容，滤除直流成分，起到交流耦合端接的作用，在PCB布线中要求每对差分线误差在1mil以内，差分信号对与对之间的误差在2mil以内；第一片DSP芯片的4条单端接受信号（HyperLink_RXFLCLK、HyperLink_RXFLDAT、HyperLink_RXPMCLK、HyperLink_RXPMDAT）分别连接第二片DSP芯片的4条单端发送信号（HyperLink_TX_FLCLK、HyperLink_TXFLDAT、HyperLink_TXPMCLK、HyperLink_TXPMDAT），反之，第一片DSP的4条单端发送信号线（同上）分别连接第二片DSP芯片的4条单端接收信号线（同上），这些单端信号线用于DSP芯片间相互访问对方的配置信息。

参考附图5，对FPGA芯片与DSP芯片间高速串行总线互联的连接做详细描述。

FPGA芯片与DSP芯片间的SRIO高速串行总线通过8对差分信号线进行互联；具体的连接方式为DSP端的4对差分接受信号（SRIO_RXP[3:0]/SRIO_RXN[3:0]）、4对差分发送信号（SRIO_TXP[3:0]/SRIO_TXN[3:0]）分别连接FPGA芯片的吉比特收发器（GTX）的4对差分发送信号（MGT_TXP[3:0]/MGT_TXN[3:0]）、4对差分接受信号（MGT_RXP[3:0]/MGT_RXN[3:0]），并且在差分信号的接受端串联一个电容，滤除直流成分，起到交流耦合端接的作用，在PCB布线中要求每对差分线误差在1mil以内，差分信号对与对之间的误差在2mil以内。

参考附图6，对FPGA芯片与VPX接插件间互联的连接做详细描述。

FPGA芯片采用三个BANK的吉比特收发器与VPX接插件进行互联；具体的连接方式为FPGA芯片端的12对差分接受信号（MGT_RXP[11:0]/MGT_RXN[11:0]）、12对差分发送信号(MGT_TXP[11:0]/MGT_TXN[11:0])分别连接VPX接插件的12对差分发送信号(VPX_TXP[11:0]/VPX_TXN[11:0])、12对差分接受信号(VPX_RXP[11:0]/VPX_RXN[11:0])，并且在差分信号的接受端串联一个电容，滤除直流成分，起到交流耦合端接的作用，在PCB布线中要求每对差分线误差在1mil以内，差分信号对与对之间的误差在2mil以内。

本例给出了一个完整的系统化的数字信号处理板卡，本例以数据快速传输、处理、存储、回放为特点。通过本实例的板卡实际仿真，待处理的8192×16384点的浮点型复数矩阵数据，经过数字下变频、距离脉压、多普勒中心估计、距离走动校正、矩阵转置、多普勒调频率估计、运动补偿与方位压缩处理后，得到2048×512点的浮点型实矩阵数据，并将之通过千兆以太网进行实时回放，整个过程的时间仅约为4.5秒。现有的数字信号处理板卡在处理如此大的数据量时具有很大的难度，并且处理所需的时间在8秒以上，在高速数据处理中比本例的要长的多。

实施例2

基于多核DSP的通用数字信号处理板卡的总体构成和处理器间的连接方式同实施例1，其中本例的FPGA芯片选用Virtex-6系列芯片XC6VLX240T-FF1156，该芯片内部集成了241152个逻辑单元、3650Kb的分布式RAM存储器、14976Kb的块RAM存储器、768个数字信号处理逻辑单元（DSP48E1）、600个输入输出（I/O）管脚和20个吉比特收发器资源；多核DSP选用TI公司的四核芯片TMS320C6674，该芯片每个内核主频达1.25GHz，四个内核共提供每秒高达160GMAC定点运算或80GFLOP浮点运算能力；DDR3芯片选用Samsung公司的K4B2G1646E，DDR3的最高传输速率为1600Mb/s，四片存储容量共1GB。该实施例同实施例1相比，FPGA芯片的内部资源大约扩大为实施例1的两倍，DSP芯片的内核数量增加为实施例1的两倍，存储器容量扩大为实施例1的两倍，系统得到了升级，可用于数据的更快储存、传输、处理。

通过本实例的板卡实际仿真，待处理的8192×16384点的浮点型复数矩阵数据，经过数字下变频、距离脉压、多普勒中心估计、距离走动校正、矩阵转置、多普勒调频率估计、运动补偿与方位压缩处理后，得到2048×512点的浮点型实矩阵数据，并将之通过千兆以太网进行实时回放，整个过程的时间约为2.5秒，相比实施例1处理时间更短。

实施例3

基于多核DSP的通用数字信号处理板卡的总体构成和处理器间的连接方式同实施例1，其中本例的FPGA芯片选用Virtex-6系列芯片XC6VLX315T-FF1156，该芯片内部集成了314880个逻辑单元、5090Kb的分布式RAM存储器、25344Kb的块RAM存储器、1344个数字信号处理逻辑单元（DSP48E1）、600个输入输出（I/O）管脚和20个吉比特收发器资源；多核DSP选用TI公司的八核芯片TMS320C6678，该芯片每个内核主频达1.25GHz，八个内核共提供每秒高达320GMAC定点运算或160GFLOP浮点运算能力；DDR3芯片选用Samsung公司的K4B4G1646B，DDR3的最高传输速率为1600Mb/s，四片存储容量共2GB；该实施例的其他方面包括整体架构和处理器间的互联方式与实施例1相同。该实施例同实施例1相比，FPGA芯片的内部资源大约扩大为实施例1的三倍，DSP芯片的内核数量增加为实施例1的四倍，存储器容量扩大为实施例1的四倍，系统得到了进一步升级，可用于数据的更快储存、传输、处理。

通过本实例的板卡实际仿真，待处理的8192×16384点的浮点型复数矩阵数据，经过数字下变频、距离脉压、多普勒中心估计、距离走动校正、矩阵转置、多普勒调频率估计、运动补偿与方位压缩处理后，得到2048×512点的浮点型实矩阵数据，并将之通过千兆以太网进行实时回放，整个过程的时间约为1.7秒，相比实施例2处理时间更短。

实施例4

基于多核DSP的通用数字信号处理板卡的总体构成和处理器间的连接方式同实施例1，其中本例的FPGA芯片在XC6VLX130T、XC6VLX195T、XC6VLX240T、XC6VLX315T、XC6VSX365T、XC6VSX475T这六者中选一，多核DSP芯片在TMS320C6672(双核)、TMS320C6674(四核)、TMS320C6678（八核）这三者中选一，DDR3芯片在K4B1G1646E、K4B2G1646E、K4B4G1646B这三者中选一，共组成五十四种（包括实施例1-3）不同性能的信号处理板卡。在实际应用中，根据对FPGA芯片内部资源大小、DSP芯片处理能力强弱、DDR3存储器容量大小的需求选择合适的芯片型号。并且本发明中的FPGA芯片、DSP芯片、DDR3芯片在PCB板卡中的安装位置均为能够放置各自系列其他芯片的兼容位置，即这三种芯片在管脚个数、管脚形状、管脚间的间距、芯片尺寸大小都与各自系列的其他芯片相同；因此在不重新进行设计PCB电路的基础上，就可以方便的选择性能更好的芯片通过重新焊接板卡来进行更换，使得本发明在系统的升级上缩短了设计周期，降低了设计成本。

实施例5

基于多核DSP的通用数字信号处理板卡的总体构成和处理器间的连接方式同实施例1-4，本发明的电源与时钟设计如下：

整个板卡使用单一的12V电压输入，通过电源转换芯片转换成系统所需的3.3V、2.5V、1.8V、1.0V、0.75V电平，电源通过VPX接插件输入；整个板卡的时钟采用两片可配置的时钟芯片CDCM6208来提供，包括DSP的内核时钟100MHz，PCIe时钟100MHz，Hyperlink时钟312.5MHz，SRIO时钟312.5MHz，FPGA的GTX时钟125MHz；整个板卡的上电顺序和时钟配置都通过FPGA进行控制。

实施例6

基于多核DSP的通用数字信号处理板卡的总体构成和处理器间的连接方式同实施例1-5，本发明的通用数字信号处理板卡在雷达成像实时数字信号处理系统中的应用：

板卡连接。将通用信号处理板卡插入到雷达成像实时数字信号处理系统的主机箱中，通过通用信号处理板卡的VPX接插件与系统连接；用交叉网线通过千兆以太网接口与雷达成像实时数字信号处理系统的PC机进行连接。

板卡上电。整个板卡开始正常工作，雷达成像实时数字信号处理系统中的前端数据采集模块正确采集数据后，通过VPX接插件口将8192×16384点的浮点型复数矩阵数据传输给本发明的通用数字信号处理板卡，数据首先在通用数字信号处理板卡的FPGA中进行预处理，实现数字下变频和距离脉压功能，预处理完的数据通过高速串行总线传输给多核DSP进行最终的雷达成像处理，依次实现多普勒中心估计、距离走动校正、矩阵转置、多普勒调频率估计、运动补偿与方位压缩功能。最终处理完成后得到的2048×512点的浮点型实矩阵数据，通过以太网接口发送至PC机，在PC机的接收界面上对接收到的成像结果数据进行绘图，并在显示器上实时显示图像。现有的传统信号处理系统为了实现如此大的运算量时，需要使用多片FPGA加多片单核DSP的复杂架构，有的甚至会使用多块信号处理板卡进行处理，且整个过程所需的时间一般在8秒以上；而本发明的通用数字信号处理板卡为了实现上述功能仅使用了一片FPGA加两片多核DSP，且整个过程所需的时间更短，即采用实施例1的板卡处理时整个过程为4.5秒，采用实施例2的板卡处理时降为2.5秒，采用实施例3的板卡处理时时间更短为1.7秒。

综上，本发明的基于多核DSP的通用数字信号处理板卡，以一片FPGA为主控核心，通过高速串行总线连接两片多核DSP芯片，支持SRIO、PCIe协议；每片DSP接有可扩展的外部存储器和千兆以太网接口，DSP间采用高速串行总线进行互联，支持Hyperlink、SRIO、PCIe协议；FPGA与VPX接插件间通过吉比特收发器进行互联，支持SRIO、PCIe、以太网协议；通用数字信号处理板卡的印制板上FPGA芯片、DSP芯片、外部存储器芯片的安装位置均为能够放置各自系列其他芯片的兼容位置，其尺寸为6U标准。本发明解决了现有信号处理板卡处理速度慢、存储速率低、数据吞吐量小、通用性差的问题，具有处理速度快、存储速率高、数据吞吐量大、通用性强的优点，可广泛应用于通信、雷达、导弹、遥感、图像处理等领域。

Claims

1.一种基于多核DSP的通用数字信号处理板卡，其特征在于：整个板卡以一片FPGA芯片为主控核心，通过高速串行总线连接两片多核DSP芯片，支持SRIO、PCIe总线协议；每片DSP芯片接有可扩展的外部存储器和千兆以太网接口，两片DSP芯片间采用高速串行总线进行互联，支持Hyperlink、SRIO、PCIe总线协议；FPGA芯片与VPX接插件间通过吉比特收发器进行互联，支持SRIO、PCIe、以太网协议；所述的通用数字信号处理板卡的印制板上FPGA芯片、DSP芯片、外部存储器芯片的安装位置均为能够放置各自系列其他芯片的兼容位置。

2.根据权利要求1所述的基于多核DSP的通用数字信号处理板卡，其特征在于：所述的FPGA芯片采用Xilinx公司的VIRTEX-6系列芯片，包括XC6VLX130T、XC6VLX195T、XC6VLX240T、XC6VLX315T、XC6VSX365T、XC6VSX475T，其在所述的通用数字信号处理板卡中的用途是进行数据高速传输和简单的数字信号处理算法处理。

3.根据权利要求1所述的基于多核DSP的通用数字信号处理板卡，其特征在于：所述的多核DSP芯片采用TI公司的TMS320C667x系列芯片，包括TMS320C6672、TMS320C6674、TMS320C6678，其在所述的通用数字信号处理板卡中的用途是用于实现复杂的数字信号处理算法。

4.根据权利要求1所述的基于多核DSP的通用数字信号处理板卡，其特征在于：所述的DSP芯片接有的外部存储器芯片采用Samsung公司的DDR3系列芯片，包括K4B1G1646E、K4B2G1646E、K4B4G1646B，其在所述的通用数字信号处理板卡中的用途是用于数字信号处理过程中的数据存储。

5.根据权利要求1所述的基于多核DSP的通用数字信号处理板卡，其特征在于：所述的千兆以太网是通过DSP芯片的SGMII总线与MARVELL公司的以太网物理层芯片进行互联，其在所述的通用数字信号处理板卡中的用途是进行上位机控制以及数据处理完成后的实时回放。

6.根据权利要求1或2或3或4或5所述的基于多核DSP的通用数字信号处理板卡，其特征在于：其用途是所述的通用数字信号处理板卡的数据存储容量为0.5GB以上，数据存储速率为1Gbps以上，数据传输速率为10Gbps以上，数据回放速率为1Gbps，数据处理核心单元为多核DSP，实现大容量数据的快速存储、传输、处理、回放。