CN104991882A - 一种基于多处理器协作的用于软件无线电的基带板卡 - Google Patents
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- 101150032285 QDR2 gene Proteins 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 16
- 238000004891 communication Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 102100029368 Cytochrome P450 2C18 Human genes 0.000 description 6
- 101000919360 Homo sapiens Cytochrome P450 2C18 Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 101150115013 DSP1 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013497 data interchange Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明实施例提供一种基于多处理器协作的用于软件无线电的基带板卡，其包括：一片现场可编程门阵列FPGA芯片和两片数字信号处理器DSP芯片；所述两片DSP芯片之间通过超链接Hyper Link接口互联，所述FPGA芯片分别与所述两片DSP芯片通过串行高速输入输出接口SRIO连接，所述FPGA、所述两片DSP芯片均通过PCI总线与上位机进行通信，由上位机统一进行配置。该基带板卡能够满足软件无线电体系结构可重构、可升级的需求，并且可用于处理数字通信中涉及高速、大数据量的基带信号。
Description
技术领域
本发明属于软件无线电技术领域，尤其涉及一种基于多处理器协作的用于软件无线电的基带板卡。
背景技术
软件无线电是一种新的无线电体统体系结构，是现代无线电工程的一种设计方法、设计理念，它的基本思想是以开放性、可扩展、结构精简的硬件为通用平台，把尽可能多的无线电功能用可重构、可升级的构件化软件来实现。基带板卡是数字通信中用于处理基带信号的板卡设备，目前的基带板卡不满足软件无线电中的要求。
发明内容
本发明的目的是提供一种于多处理器协作的用于软件无线电的基带板卡，以满足软件无线电的可重构、可升级，并能够处理高速、大数据量的基带信号的需求。
为达上述目的，本发明提供一种基于多处理器协作的用于软件无线电的基带板卡，其包括：
一片现场可编程门阵列FPGA芯片和两片数字信号处理器DSP芯片；所述两片DSP芯片之间通过超链接接口互联，所述FPGA芯片分别与所述两片DSP芯片通过串行高速输入输出接口SRIO连接，所述FPGA、所述两片DSP芯片均通过PCI总线与上位机进行通信，由上位机统一进行配置；
所述FPGA芯片具有：FMC接口、第二代四倍数据速率QDR2接口、第三代双倍数据速率DDR3接口、两个Hi Link接口、两个SRIO 4X接口、PCIE 4X接口、吉比特收发器GTP 8X接口、吉比特收发器GTP 4X接口、80路低电压差分信号LVDS接口以及10路通用输入/输出接口GPIO；所述80路LVDS接口和所述GTP 4X接口均连接所述FMC接口，所述FPGA芯片通过所述GTP 8X接口连接所述PCI总线，并且所述FPGA芯片还通过由所述两个Hi Link接口和所述10路GPIO构成的复用接口连接至所述PCI总线；
每片DSP芯片具有：千兆以太网接口SGMII、超链接接口、SRIO 4X接口、16路 GPIO、外部存储器接口B型EMIFB接口、PCIE 2X接口、I2C总线接口、串行外设接口SPI；每片DSP芯片通过SPI外接NOR闪存，并且通过所述EMIFB接口连接NAND闪存，每片DSP芯片外接同步动态随机存储器SDRAM，每片DSP芯片通过I2C总线连接实时时钟RTC和温度监控芯片，所述两片DSP芯片和所述FPGA芯片之间通过SRIO 4X接口进行数据交换。
进一步地，该基带板卡还可以包括：PCIE交换芯片，用于所述FPGA芯片和所述两片DSP芯片的PCIE接口扩展；PCIE/PCI桥接芯片，用于PCIE串行总线到并行PCI总线的桥接；所述PCIE交换芯片与所述FPGA芯片通过PCIE 4X接口进行数据交换；所述PCIE交换芯片分别与所述两片DSP芯片通过PCIE 2X接口进行数据交换；所述PCIE交换芯片与PCI总线通过PCIE 4X接口连接；所述PCIE交换芯片与所述PCIE/PCI桥接芯片通过PCIE 4X接口连接。
进一步地，还该基带板卡还可以包括：接口芯片，每片DSP芯片的所述16路GPIO与所述接口芯片相连接。
较佳地，所述FPGA芯片作为主处理器，且所述两片DSP芯片作为协处理器；或者，所述两片DSP芯片作为主处理器，且所述FPGA芯片作为协处理器。
上述技术方案的有益效果在于：
本发明提出的基带板卡设备，能应用于软件无线电体系结构中，其可重构、可升级，并且可用于处理数字通信中涉及高速、大数据量的基带信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的实施例的基带板卡系统框图；
图2是本发明的实施例的FPGA芯片接口示意图；
图3是本发明的实施例的DSP芯片接口示意图；
图4是本发明的实施例的基带板卡芯片接口示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例提供一种基于多处理器协作的用于软件无线电的基带板卡，其包含一片现场可编程门阵列(FPGA，Field－Programmable Gate Array)和两片多核数字信号处理器(DSP，Digital Signal Processor)。
首先，FPGA支持并行和流水结构。这样可以通过多个处理单元(PE)的并行工作，实现高性能的数字信号处理。特别适合那些结构性好、数据量大的算法实现，比如快速傅里叶变换(FFT，Fast Fourier Transformation)、数字滤波算法(FIR，Finite Impulse Response)等。其次，FPGA内部越来越多地内嵌了乘法模块。这些乘法模块是硬件模块，运行速度很高，特别适合那些需要大量乘法计算的算法。另外，FPGA和其他所有可编程器件一样，具有非常好的灵活性。特别是某些型号的FPGA已经开始支持动态配置或者局部重构，为设计高智能型的信号处理设备提供了可能。
DSP芯片是基于软件可编程的，开发语言主要是C语言，个别场合需要编写汇编语言。相对于HDL语言，C语言更容易让初学者接受，因此DSP芯片在信号处理领域得到了广泛的应用。C语言属于高级语言，因此在DSP上描述复杂算法的难度低于FPGA。另外，DSP芯片的结构也适合数据量大，重复性高的算法。特别是累加计算(MAC，Multiply Accumulate)密集和for循环密集的算法。DSP芯片一般采用时间上压缩和空间上并行两种主要手段来实现高性能的数据处理。时间上压缩技术包括单周期指令、专用的硬件乘法器累加器以及多种寻址方式等；空间上并行技术包括哈佛式总线结构、多运算单元以及灵活的流水线技术等。
基于FPGA+DSP的信号处理系统可以同时具备FPGA和DSP的优势：
(1)支持更高的计算处理能力。
FPGA+DSP的双芯片处理系统的计算能力相对于单芯片系统更加强大，而且可以充分发挥两种芯片的性能潜力。
(2)灵活的系统重构方案。
FPGA芯片和DSP芯片两者之间可以相互配置。通常情况下，板卡上电后由上位机对FPGA和DSP完成配置。FPGA或DSP均可以作为主控设备，另外一个作为协处理器。在系统的工作期间，DSP可以根据需要，重新配置FPGA，实现系统的重构。另外，系统工 作过程中，如果DSP芯片在自检过程中发现功能异常，也可以请求FPGA芯片重新配置自己。这样的系统具备一定的自我修复能力，更加智能化。
(3)开发难度和系统成本的折中。
从控制系统成本角度来看，单芯片应该是最好的方案。但是，无论是采用FPGA还是DSP，单芯片的方案开发难度都会提高。单FPGA的方案实现复杂的控制会比较困难，而单DSP的方案实现大数据量的重复计算也有很大难度。采用了FPGA+DSP的方案虽然成本要高于单芯片方案，但是降低了开发难度，可以加快产品的上市时间。因此，双芯片的构架是一种开发难度和系统成本的折中选择。同时，也降低系统开发的技术风险。
基于FPGA+DSP的信号处理系统非常适合既有复杂算法处理又需要大量的重复计算应用，例如软件无线电、高清视频图像处理、信息安全等领域。FPGA作为DSP的协处理器，给DSP提供单元加速功能。基于FPGA+DSP的系统配置方式比较灵活。FPGA和DSP可以单独配置，也可以相互配置。因此，这种方案可以用于智能的动态重构计算平台。
图1是本发明的实施例的基带板卡系统框图。如图1所示，在本发明的实施例中，基带板卡的核心器件为一片FPGA芯片和两片DSP芯片，其中FPGA芯片与DSP芯片分别通过串行高速输入输出接口(SRIO，Serial Rapid I/O)接口进行通信，DSP0与DSP1之间采用超链接Hyper link接口进行通信，FPGA芯片与DSP芯片都通过PCI总线与上位机进行通信，由上位机统一进行配置。上位机与FPGA和DSP之间通过PCI总线进行数据传输。基带数字信号由FMC接口接入到基带板卡中，首先由FPGA芯片对信号进行处理，然后可根据具体算法决定传输给DSP芯片或上位机，经由基带板卡处理后的数据，再由FMC(FPGA Mezzanine Card，FMC接口，其是FPGA芯片的一个特定功能子卡模块)接口进行输出。
图2是本发明的实施例的FPGA芯片接口示意图。如图2所示，可选地，FPGA可以采用Xilinx公司的Virtex-6系列器件，例如采用XC6VLX240T实现1个FMC接口，1个QDR2(Quad Data Rate2，第二代四倍数据速率)接口，1个DDR3(Double Data Rate3，第三代双倍数据速率)接口，两个Hi-Link接口，两个SRIO 4X接口，一个PCIE 4X接口，一个吉比特收发器(Gigabit Transceiver with Low Power，GTP)8X接口，一个吉比特收发器GTP 4X接口，80路低电压差分信号(Low-Voltage Differential Signaling，LVDS)以及10路通用输入/输出口(General Purpose Input Output，GPIO)。上述80路LVDS接口和GTP 4X接口均连接FMC接口，该FPGA芯片通过GTP 8X接口连接PCI总线，该FPGA芯片还通过由两个Hi Link接口和10路GPIO构成的复用接口连接至PCI总线。
图3是本发明的实施例的DSP芯片接口示意图。如图3所示，可选地，DSP处理器可以采用TI(Texas Instruments)公司的TMS320C6670，其为单板的主要计算单元。四个C66X内核，最高主频1.2GHz，DSP可外接DDR3SDRAM，位宽64bit，时钟666.7MHz，最大容量8GB，两片DSP通过Hyper Link接口互联，图3中PHY是以太网物理层收发器。
每片DSP芯片具有：千兆以太网接口SGMII(Serial Gigabit Media Independent Interface，串行吉比特媒体独立接口)、超链接Hyper Link接口、SRIO 4X接口、16路GPIO、外部存储器接口B型(External Memory Interface B，EMIFB)接口、PCIE 2X接口、I2C总线接口以及串行外设接口(Serial Peripheral Interface，SPI)。每片DSP芯片通过SPI外接一片例如8MB的NOR闪存，并且通过EMIFB接口连接一片例如64MB的NAND闪存，每片DSP芯片外接同步动态随机存储器SDRAM，每片DSP芯片通过I2C总线连接EEPROM 128KB，两片DSP芯片和FPGA芯片之间通过SRIO 4X进行数据交换。
图4是本发明的实施例的基带板卡芯片接口示意图。如图4所示，该基带板卡是一块基于cPCI 6U标准结构的多核DSP信号处理板，单板主要包括两片内嵌4个C66XX内核的DSP处理器、标准cPCI接口、一个FMC接口、两个千兆以太网接口SGMII、两个Hi-Link接口、两个串口、通用IO接口以及可扩展的PCIE接口。
进一步地，该基带板卡可以包括PCI Express交换芯片和PCIE/PCI桥接芯片：PCIE交换芯片，用于FPGA芯片和两片DSP芯片的PCIE接口扩展；PCIE/PCI桥接芯片，用于PCIE串行总线到并行PCI总线的桥接；PCIE交换芯片与FPGA芯片通过PCIE 4X进行数据交换；PCIE交换芯片与两片DSP通过PCIE 2X进行数据交换；PCIE交换芯片与PCI总线通过PCIE 4X连接；两片DSP芯片和FPGA芯片之间通过SRIO 4X接口进行数据交换；两片DSP芯片间通过Hyper link进行数据交换。
在图4中，CPCI J1是基带板卡的PCI接口，CPCI J2是PCIE接口，CPCI J3为预留扩展接口，CPCI J4为GTP接口，CPCI J5为GPIO接口和Hi Link复用接口，该板卡具有多种接口方式，从而提高了板卡的通用性。
以下通过具体的例子来进一步具体说明本实施例的可选实施方式：
举例而言，PCI Express交换芯片：本板卡可包含1颗24Lane 12口的PCI Express的交换芯片(例如PEX8624)，用于两片DSP的PCIE接口扩展，两片DSP芯片和FPGA芯片之间也可以通过PCIE接口交互数据。
举例而言，PCI Express–PCI桥接芯片：本板卡可包含1片PERICOM公司的PCIE/PCI桥接芯片(例如PI7C9X130)，用于PCI Express串行总线到并行PCI总线的桥接。
板上通过PLX公司的PCI Express交换芯片PEX8624和PERICOM公司的PCIE-PCI桥接芯片PI7C9X130实现上位机通过PCI总线与两片DSP的数据交互功能，受板卡面积限制，CPCI接口的电气特性只支持3.3V接口电平。
进一步地，还该基带板卡还可以包括：接口芯片，每片DSP芯片的16路GPIO与该接口芯片相连接。
本发明的实施例提供的基带板卡设备能够满足软件无线电的可重构、可升级，并能够处理高速、大数据量的基带信号的需求。
本发明实施例中所描述的各种说明性的逻辑块，或单元都可以通过通用处理器，数字信号处理器，专用集成电路(ASIC)，现场可编程门阵列或其它可编程逻辑装置，离散门或晶体管逻辑，离散硬件部件，或上述任何组合的设计来实现或操作所描述的功能。通用处理器可以为微处理器，可选地，该通用处理器也可以为任何传统的处理器、控制器、微控制器或状态机。处理器也可以通过计算装置的组合来实现，例如数字信号处理器和微处理器，多个微处理器，一个或多个微处理器联合一个数字信号处理器核，或任何其它类似的配置来实现。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种基于多处理器协作的用于软件无线电的基带板卡，其特征在于，所述基带板卡包括一片现场可编程门阵列FPGA芯片和两片数字信号处理器DSP芯片；所述两片DSP芯片之间通过超链接接口互联，所述FPGA芯片分别与所述两片DSP芯片通过串行高速输入输出接口SRIO连接，所述FPGA、所述两片DSP芯片均通过PCI总线与上位机进行通信，由所述上位机统一进行配置；
所述FPGA芯片具有：FMC接口、第二代四倍数据速率QDR2接口、第三代双倍数据速率DDR3接口、两个HiLink接口、两个SRIO4X接口、PCIE4X接口、吉比特收发器GTP8X接口、吉比特收发器GTP4X接口、80路低电压差分信号LVDS接口以及10路通用输入/输出接口GPIO；所述80路LVDS接口和所述GTP4X接口均连接所述FMC接口，所述FPGA芯片通过所述GTP8X接口连接至所述PCI总线，并且所述FPGA芯片还通过由所述两个HiLink接口和所述10路GPIO构成的复用接口连接至所述PCI总线；
每片DSP芯片具有：千兆以太网接口SGMII、超链接接口、SRIO4X接口、16路GPIO、外部存储器接口B型EMIFB接口、PCIE2X接口、I2C总线接口和串行外设接口SPI；每片DSP芯片通过SPI外接NOR闪存，并且通过所述EMIFB接口连接NAND闪存，每片DSP芯片外接同步动态随机存储器SDRAM，每片DSP芯片通过I2C总线连接电可擦除可编程只读存储器EEPROM，所述两片DSP芯片和所述FPGA芯片之间通过SRIO4X接口进行数据交换。
2.根据权利要求1所述的基于多处理器协作的用于软件无线电的基带板卡，其特征在于，还包括：
PCIE交换芯片，用于所述FPGA芯片和所述两片DSP芯片的PCIE接口扩展；
PCIE/PCI桥接芯片，用于PCIE串行总线到并行PCI总线的桥接；
所述PCIE交换芯片与所述FPGA芯片通过PCIE4X接口进行数据交换；
所述PCIE交换芯片分别与所述两片DSP芯片通过PCIE2X接口进行数据交换；
所述PCIE交换芯片与PCI总线通过PCIE4X接口连接；
所述PCIE交换芯片与所述PCIE/PCI桥接芯片通过PCIE4X接口连接。
3.根据权利要求1或2所述的基于多处理器协作的用于软件无线电的基带板卡，其特征在于，还包括：接口芯片，每片DSP芯片的所述16路GPIO与所述接口芯片相连接。
4.根据权利要求1或2所述的基于多处理器协作的用于软件无线电的基带板卡，其特征在于，
所述FPGA芯片作为主处理器，且所述两片DSP芯片作为协处理器；或者，
所述两片DSP芯片作为主处理器，且所述FPGA芯片作为协处理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510318884.XA CN104991882A (zh) | 2015-06-11 | 2015-06-11 | 一种基于多处理器协作的用于软件无线电的基带板卡 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510318884.XA CN104991882A (zh) | 2015-06-11 | 2015-06-11 | 一种基于多处理器协作的用于软件无线电的基带板卡 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104991882A true CN104991882A (zh) | 2015-10-21 |
Family
ID=54303698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510318884.XA Pending CN104991882A (zh) | 2015-06-11 | 2015-06-11 | 一种基于多处理器协作的用于软件无线电的基带板卡 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151021 |