CN104679147B - 一种基于vpx的存储板 - Google Patents
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Abstract
为了提高基于VPX总线的数据存储效率以及安全性，本发明提供了一种基于VPX的存储板，包括控制器组、可充电电池、存储阵列、运算阵列、传输接口和电源接口，所述运算阵列包括多片DSP芯片和多个缓冲器，用于处理通过传输接口获得的数据，并将数据存储到存储阵列，所述存储阵列包括多个存储器件，所述存储板还包括密码匹配单元和使能接口，所述使能接口控制所述VPX的存储板的开启，所述密码匹配单元用于通过所述传输接口获得与该存储阵列中的数据前后关联的数据所在的其他存储板的加密信息和密钥。本发明利用独有的分时复用机制提高了基于VPX标准的存储板的数据传输安全性，并为数据在存储过程中被加密或解密提供了便利和高效，降低了资源占用率。
Description
技术领域
本发明涉及数据安全通信领域，更具体地，涉及一种基于VPX的存储板。
背景技术
如今，基于VPX总线的强固型军事系统平台，有着很好的前景，VPX集稳定性和卓越的EMC(电磁兼容)于一体；同时还通过冷却整合方案支持更广泛的操作温度范围。其采用最新的接插件技术以及高速串行结构技术，兼容PCIe、RapidIO(PCIe、RapidIO均为高速串行总线协议的一种)等总线，能解决带宽不够、数据吞吐不够的问题，可进行大容量、高速率的数字信号处理，提高了处理器和芯片的计算密度。VPX将这些功能集于6U体积，特别适合在恶劣环境中实现可靠性能的新式的实时系统。
在处理器的数据处理能力方面，单以提高系统主频为手段，已越来越不能满足当今飞速发展的数字信号处理要求，目前，计算机和嵌入式处理器行业的一项标准做法是在满足功耗要求的前提下，增加处理器内核实现并行处理来获得系统性能的提升，这也使未来IC产业通用性变得极其重要。面对未来创新应用所带来的严峻挑战，系统需要更多灵活可编程的DSP核(数字信号处理器)，并增加优化的可编程的协处理器。多核平台最大的优势体现在功耗和芯片面积上,在同样高速率大数据量的处理能力下，所需的功耗和芯片面积会更小。多核平台的另一优势则体现在执行效率方面，多颗内核集成到单芯片上，片内时钟交换远比在一个单板上的多个DSP之间的级联快得多，可以1/2主频的速率进行数据交换，因此，带来了更快的数据信号处理。同时多核DSP的片内和片外的大存储容量也使得DSP处理性能得到迅速提高。此外，基于VPX的系统存储单元的安全性也相应地需要得到保证。
发明内容
为了提高基于VPX总线的数据存储效率以及安全性，本发明提供了一种基于VPX的存储板，包括控制器组、可充电电池、存储阵列、运算阵列、传输接口和电源接口，所述运算阵列包括多片DSP芯片和多个缓冲器，用于处理通过传输接口获得的数据，并将数据存储到存储阵列，所述存储阵列包括多个存储器件，所述存储板还包括密码匹配单元和使能接口，所述使能接口控制所述VPX的存储板的开启，所述密码匹配单元用于通过所述传输接口获得与该存储阵列中的数据前后关联的数据所在的其他存储板的加密信息和密钥。
进一步地，所述电源接口支持OpenVPX。
进一步地，所述存储器为NAND存储器。
进一步地，所述传输接口是符合IEEE802.3-2005标准的传输接口。
进一步地，所述传输接口为VPX标准的10Gbit以太网传输接口。
进一步地，所述各片DSP芯片中的至少一些以分时复用的方式对数据进行处理，并将处理后的数据轮流存储到多个缓冲器中的至少几个中。
进一步地，所述DSP芯片与所述缓冲器的数量相同。
进一步地，所述DSP芯片的至少一个为TI公司的TMS320F2812芯片。
本发明的有益效果是：利用独有的分时复用机制提高了基于VPX标准的存储板的数据传输安全性，并为数据在存储过程中被加密或解密提供了便利和高效，节省了对VPX总线上的控制板和其他运算主板的资源占用率。
附图说明
图1示出了本发明的基于VPX的存储板的结构框图。
图2示出了DSP芯片和缓冲器的数据信号连接示意图。
具体实施方式
如图1所示的基于VPX的存储板被制作为一块板卡，与至少两块具有同样结构的基于VPX的存储板共同插接在基于VPX标准的主板上。该基于VPX的存储板包括：控制器组、可充电电池、存储阵列、运算阵列、传输接口、电源接口、密码匹配单元和使能接口。其中，该电源接口与VPX主板的上的电源接口连接，由VPX电源供电。根据本发明的一个优选的实施例，该VPX电源采用上海佳舍珀的六通道VPX电源模块。该电源模块最大功率400W，效率高达81％，与上述电源接口一样，支持OpenVPX，可最多并联四台冗余工作。EMI满足MIL-STD-461。该电源直流48VDC输入；交流电压为国际通用90-264VAC宽范围，频率范围47～400Hz，功率因素为0.98。不论是直流还是交流输入，该系列电源均符合MIL-STD-704F规范，断电维持时间50ms。该VPX系列电源满功率工作温度范围为-40～+85℃，存储温度为-40～+100℃。电源散热方式为强制风冷或者WedgeLock导冷。该电源满足严苛的MIL-STD-810环境标准。此外，该电源模块带有一个MiniUSB接口，可做固件升级，或者用于VBAT电池接入。
所述存储阵列是由24片16GNAND芯片组成4*6的NAND阵列。其中6片NAND芯片并联用于位宽扩展：NAND闪存的控制信号线(CE、ALE、CLE、R/B、WE、RE)连接在一起，为了减少阻抗把6片并联芯片的控制信号分为3组，这3组控制信号线在控制过程中同时有效，等效于连接到一组信号线，数据线扩展为位宽8*24＝192位；组间采用串联的方式扩展地址容量：4组NAND闪存控制信号线(CE、ALE、CLE、R/B、WE、RE)分别连接到第一控制器，且数据线同位相连。NAND存储阵列的所有控制、数据信号线都连接到第二控制器，第二控制器以状态机的方式实现NAND芯片的具体读写时序，提供给外部简单的接口包括数据缓存(NAND缓存)、功能选择、启动和完成状态。如要读取NAND数据，只需要送给第二控制器地址，功能选择为读，然后启动第二控制器，第二控制器就会把对应地址的数据读出来存放到FPGA内部的NAND缓存，同时提供给外部读取过程完成的状态信号；反之如果要存储数据到NAND，只需要把数据存储到NAND缓存，送给第二控制器地址，功能选择为写并启动第二控制器，第二控制器就会把NAND缓存的数据顺序存储到对应地址的NAND芯片中。
所述传输接口采用符合IEEE802.3-2005标准的传输接口，优选地，采用符合VPX标准的10Gbit以太网传输接口，以能够为存储板提供大容量高速数据存取能力。
控制器组包括上述第一控制器、第二控制器，还包括第三控制器和第四控制器以及清空FPGA。上述使能接口与VPX主板上的总线控制器连接，由该总线控制器使能。该使能接口包括多个比较器、多个与非门和一个计数器。当一脉冲信号被传输到该接口以后，脉冲信号的电压被比较器进行一系列关于幅值的比较，当符合各比较器设置的各个参考电压条件时，各比较器才能最终通过与非门得到一使能信号，如果该使能信号为正，则表示该信号使能有效，且计数器被清零，第三控制器根据使能接口的状态控制电源接口被接通电力，该电源接口还向可充电电池提供端电压，为该可充电电池充电。否则，如果该使能信号不为正，该计数器则自动加一，并且该存储板不被使能。如果计数器超过一定阈值，则该存储板的使能接口将被锁死。上述比较器、与非门和计数器之间的连接方式可以由本领域技术人员根据所需的复杂和安全程度，利用逻辑电路的公知常识设计成不同的样式，在此不再举例。所述的清空FPGA预先存储有对存储阵列的NAND芯片进行随机改写和复制的算法。一旦出现锁死情况，则可充电电池将向第一控制器、第二控制器和第四控制器以及存储阵列供电，以利用第四控制器将存储阵列中的数据强行改写和彼此复制，以确保存储板上的数据不被破解。
本发明的优选实施例中，采用FPGA实现密码匹配单元，每个密码匹配单元均设置有自身的唯一编号，该编号可以采用该芯片出厂编号。该密码匹配单元用于通过所述传输接口获得与该存储阵列中的数据前后关联的数据所在的其他存储板的加密信息和密钥。该加密信息和密钥由VPX主板上的总线控制器根据所述其他存储板的密码匹配单元的唯一编号，采用例如HAMC算法生成。
所述运算阵列包括脉冲发生器、多路复用器、多片DSP芯片和多个缓冲器，用于处理通过传输接口获得的数据，并通过缓冲器将数据存储到存储阵列。所述各片DSP芯片中的至少一些以分时复用的方式对数据进行处理，并将处理后的数据轮流存储到多个缓冲器中的至少几个中。如图2所示，给出了一个运算阵列的简单示例，其中DSP芯片采用TI公司的TMS320F2812。
下面通过举例的方式详细说明本发明的上述分时复用的原理。一旦被供电，运算阵列上的脉冲发生器将输出PWM波形，该PWM波形的时序周期为TMS320F2812芯片的工作周期(根据其核心频率计算)的1/3。多路复用器MUX根据脉冲发生器的PWM时序控制DSP芯片1、DSP芯片2和DSP芯片3的开启时序，且这三个DSP芯片分别对应一个缓冲器。DSP芯片3用于从通信接口读取送到该存储板的、待处理后存储的数据，或者从存储阵列中读取待传输到该存储板之外的数据。DSP芯片1和DSP芯片2用于对这些数据进行处理，例如加密或解密。缓冲器采用flash芯片。
例如需要对待存储数据进行加密处理以后再利用存储阵列进行存储时，PWM时序的周期，即分时复用的一个周期为3T，在利用该PWM时序控制DSP芯片1和DSP芯片2之前，首先通过DSP芯片3读取待处理的数据data1的第一部分，例如，以通过上述PWM时序的周期的1/3时间内读取的内容作为该第一部分，将data1保存到flash芯片3中。下述的第二部分、第三部分的数据量不大于该第一部分的数据量，且优选地，每一部分内容的数据量均相等。
则在0-1T期间，MUX选通DSP芯片1和DSP芯片3，使该DSP芯片1从flash芯片3中读取待处理的data1，同时对数据data1进行处理，将处理结果送入flash芯片1。DSP芯片3从通信接口继续读取第二部分数据data2到flash芯片3。同时，flash芯片2中的数据(如果有的话)被存储到存储阵列中。
一旦到达1T，则MUX选通DSP芯片2和DSP芯片3，使该DSP芯片2在1T-2T期间处理0-1T期间输入到flash芯片3的数据data2，将处理结果送入flash芯片2。DSP芯片3从通信接口继续读取第三部分数据data3到flash芯片3。同时，flash芯片1中的数据被存储到存储阵列中。
一旦到达2T，MUX则选通DSP芯片1和DSP芯片3，使该DSP芯片1在2T-3T期间处理1T-2T期间输入到flash芯片3的数据data3，将处理结果送入flash芯片1。DSP芯片3从通信接口继续读取第四部分数据data4到flash芯片3。同时，flash芯片2中的数据被存储到存储阵列中。
经过上述3T这样的一个分时复用周期，即使需要处理的数据量极大，由于被分时复用的方式进行了划分，则每个DSP芯片都不会工作在超出其自身工作频率的状态。并且当上述分时复用周期多次重复，以处理被输入到该运算阵列的一组数据以后，各个DSP芯片的缓存都不会因数据量过大而出现处理器占用率过高、温度过热、整体数据处理能力下降的问题，从而提高了数据处理的速度和效率。此外，数据的来源以及处理后的数据的目的地均可根据遥控开启指令配置，提高了网络结构以及阵列式数据运算阵列的可配置性和灵活性。
而且，在上述分时复用的一个时间周期(花费时间是例如上述的3T)中，flash芯片1-flash芯片3被依次轮流地使用，作为通信芯片的待发送数据缓冲存储器。优选地，所述基于DSP的运算阵列还包括定时刷新模块，用于刷新所述存储芯片。在上述示例性描述中，未示出该刷新模块，但本领域技术人员应当清楚的是，该刷新模块是不需要付出创造性劳动就能够得到的。例如，在每一次flash芯片1-flash芯片3之一中的数据被发送完毕时，均由刷新模块控制该flash芯片刷新，以使该flash芯片被初始化，从而有利于其他分时复用周期的存储。
本领域技术人员清楚的是，根据本发明的其他实施例，所述的DSP芯片1、DSP芯片2和DSP芯片3也可以互不相同或部分地相同。
以上应用具体个例对本发明的原理及实施方式进行了阐述，应该理解，以上实施方式只是用于帮助理解本发明，而不应理解为对本发明的限制。对于本领域的一般技术人员，依据本发明的思想，可以对上述具体实施方式进行变化。
Claims (8)
1.一种基于VPX的存储板，包括控制器组、可充电电池、存储阵列、运算阵列、传输接口和电源接口，所述运算阵列包括多片DSP芯片和多个缓冲器，用于处理通过传输接口获得的数据，并将数据存储到存储阵列，所述存储阵列包括多个存储器件，其特征在于，所述存储板还包括密码匹配单元和使能接口，所述使能接口控制所述VPX的存储板的开启，所述密码匹配单元用于通过所述传输接口获得与该存储阵列中的数据前后关联的数据所在的其他存储板的加密信息和密钥；一旦被供电，运算阵列上的脉冲发生器将输出PWM波形，该PWM波形的时序周期为DSP芯片的工作周期的1/3；多路复用器MUX根据脉冲发生器的PWM时序控制DSP芯片1、DSP芯片2和DSP芯片3的开启时序，且这三个DSP芯片分别对应一个缓冲器；DSP芯片3用于从通信接口读取送到该存储板的、待处理后存储的数据，或者从存储阵列中读取待传输到该存储板之外的数据；DSP芯片1和DSP芯片2用于对这些数据进行加密处理；缓冲器采用flash芯片；
当需要对待存储数据进行加密处理以后再利用存储阵列进行存储时，PWM时序的周期，即分时复用的一个周期为3T，在利用该PWM时序控制DSP芯片1和DSP芯片2之前，首先通过DSP芯片3读取待处理的数据data1的第一部分，将data1保存到flash芯片3中；下述的第二部分、第三部分的数据量不大于该第一部分的数据量，且每一部分内容的数据量均相等；则在0-1T期间，MUX选通DSP芯片1和DSP芯片3，使该DSP芯片1从flash芯片3中读取待处理的data1，同时对数据data1进行处理，将处理结果送入flash芯片1；DSP芯片3从通信接口继续读取第二部分数据data2到flash芯片3；同时，如果有的话，flash芯片2中的数据被存储到存储阵列中；
一旦到达1T，则MUX选通DSP芯片2和DSP芯片3，使该DSP芯片2在1T-2T期间处理0-1T期间输入到flash芯片3的数据data2，将处理结果送入flash芯片2；DSP芯片3从通信接口继续读取第三部分数据data3到flash芯片3；同时，flash芯片1中的数据被存储到存储阵列中；
一旦到达2T，MUX则选通DSP芯片1和DSP芯片3，使该DSP芯片1在2T-3T期间处理1T-2T期间输入到flash芯片3的数据data3，将处理结果送入flash芯片1；DSP芯片3从通信接口继续读取第四部分数据data4到flash芯片3；同时，flash芯片2中的数据被存储到存储阵列中。
2.根据权利要求1所述的基于VPX的存储板，其特征在于，所述电源接口支持OpenVPX。
3.根据权利要求1所述的基于VPX的存储板，其特征在于，所述存储器为NAND存储器。
4.根据权利要求1所述的基于VPX的存储板，其特征在于，所述传输接口是符合IEEE802.3-2005标准的传输接口。
5.根据权利要求1所述的基于VPX的存储板，其特征在于，所述传输接口为VPX标准的10Gbit以太网传输接口。
6.根据权利要求1所述的基于VPX的存储板，其特征在于，其中，所述各片DSP芯片中的至少一些以分时复用的方式对数据进行处理，并将处理后的数据轮流存储到多个缓冲器中的至少几个中。
7.根据权利要求1所述的基于VPX的存储板，其特征在于，所述DSP芯片与所述缓冲器的数量相同。
8.根据权利要求1所述的基于VPX的存储板，其特征在于，所述DSP芯片的至少一个为TI公司的TMS320F2812芯片。
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