CN105224500B - 一种利用多核处理器的vpx背板 - Google Patents
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Abstract
本发明为了解决对于目前已经发展较为成熟的多核CPU的支持仍然不够的问题，提供了一种利用多核处理器的VPX背板，包括存储缓冲阵列、网络通信单元、数据编解码单元、数据加解密单元、图形图像信息处理单元、DDR3阵列、第一多核处理器和第二多核处理器。本发明为基于UNIX系统的视频服务器高速运行提供了更快速的VPX背板支持，并且能够根据用户的需要进行硬件重启，彻底清除因为一段长时间运行积累的各种存储和传输单元中的数据冗余和数据存储分配空间散乱产生的降低VPX背板数据处理速度的影响，进而充分发挥多核处理器的高速处理潜力。
Description
技术领域
本发明涉及VPX背板设计技术领域，更具体的说，涉及一种利用多核处理器的VPX背板。
背景技术
随着集成电路、计算机处理技术和软件技术的飞速发展，航天航空领域的数据处理系统平台呈现出以下发展趋势：通信带宽越来越宽、传输速率越来越高、实时处理性能也对处理平台的性能提出了更高的要求。因此，需要数据处理平台具有更高的总线传输带宽、更强的运算能力和更灵活的数据交互能力。而基于传统分级共享式并行总线的处理平台(如CPCI(Compact Peripheral Component Interconnect)、VME(Versa Module Eurocard)等平台)，总线时钟频率和总线接口宽度决定了处理平台的基本性能注定不能满足这些新的需求。
协议交换(Versatile Protocol Switch，VPX)是由VITA(VME bus InternationalTrade Association)组织制定的用以满足恶劣环境下高可靠性，高带宽要求的下一代高级计算平台标准，已经被ANSI(American National Standards Institute)所采用。VPX总线技术现在也逐渐用于信号处理领域。
然而，现有技术中的VPX背板仍主要关注与其他协议的兼容性，例如，申请号为CN201320766635的发明专利申请为了符合VITA46标准，提供了一种基于VPX总线的3U高速背板，该高速背板包括7个槽位，兼容1块主控板、1块电源板以及5块功能板，所述高速背板上的第一槽位为主控板槽位，第七槽位为电源板槽位，第二、三、四、五、六槽位为功能板槽位，板间距为21.59mm；每个功能板之间具有互联PCIe X4差分线接口；所述背板上5块功能板槽位对外分别连接到4个XMC连接器和1个FMC连接器上。尤其是对于UNIX和LINUX系统而言，对于目前已经发展较为成熟的多核CPU的支持仍然不够。
发明内容
为了克服现有技术中的不足，本发明提供了一种利用多核处理器的VPX背板，包括存储缓冲阵列、网络通信单元、数据编解码单元、数据加解密单元、图形图像信息处理单元、DDR3阵列、第一多核处理器和第二多核处理器，所述第一多核处理器控制网络通信单元进行网络传输，控制数据编解码单元进行数据编码和解码，控制数据加解密单元进行数据的加密和解密，控制被解密和/或解码的数据传输到存储缓冲阵列，将该阵列中的数据传输到图形图像信息处理单元，所述图形图像信息处理单元降输出的显示信号输出到与该VPX背板连接的显示设备，所述DDR3阵列对VPX背板的各个组成单元进行中间数据的暂存，所述第二多核处理器作为图形图像信息处理单元的协处理单元。
进一步地，所述图形图像信息处理单元包括四块图形加速显示卡。
进一步地，所述DDR3阵列包括第一子阵列和第二子阵列，其中第一子阵列用于对VPX背板的其他组成单元进行数据备份，第二子阵列用于对所述中间数据进行暂存，且当第一子阵列完成备份后，所述第一多核处理器控制VPX背板的其他各组成单元进行复位。
进一步地，所述VPX背板还包括如下数据输出接口：PCI-E接口、SATAn接口、DP接口、USB3.0接口，其中n＝1，2，3。
进一步地，所述VPX背板还包括网络数据flash单元，其用于在所述第一多核处理器控制VPX背板的其他各组成单元进行复位期间，存储网络通信单元接收到的数据。
进一步地，所述VPX背板中的各个组成单元通过PCI-E总线进行数据通信。
进一步地，所述VPX背板还包括电源单元，其为VPX背板的各个组成单元供电。
进一步地，所述flash单元采用NOR器件。
本发明的有益效果包括：为基于UNIX系统的视频服务器高速运行提供了更快速的VPX背板支持，并且能够根据用户的需要进行硬件重启，彻底清除因为一段长时间运行积累的各种存储和传输单元中的数据冗余和数据存储分配空间散乱产生的降低VPX背板数据处理速度的影响，进而充分发挥多核处理器的高速处理潜力。
附图说明
图1为本发明的利用多核处理器的VPX背板的结构示意图。
具体实施方式
下面结合附图1对本发明作进一步的说明。
利用多核处理器的VPX背板，包括存储缓冲阵列、以INT5200为核心的网络通信单元、数据编解码单元、数据加解密单元、图形图像信息处理单元、DDR3阵列、第一多核处理器和第二多核处理器。所述VPX背板还包括电源单元，其为VPX背板的各个组成单元供电。
存储缓冲阵列具有以行(字线：WL)和列(位线：BL)排列的存储单元。每个存储单元可存储1位数据或M位(多位)数据(M是2或以上的整数)。每个存储单元可由具有例如浮栅或电荷捕获层之类的电荷存储层的存储单元或具有可变电阻元件的存储单元形成。
存储缓冲阵列可被形成具有单层阵列(二维的)结构或多层阵列结构，其也被称为垂直类型或堆叠类型三维阵列结构。存储器件可以是NAND类型闪速存储器。但是，优选地，所述flash单元采用NOR器件。
编解码单元采用支持H264标准的海思3510型视频编解码器，数据加解密单元基于ARM搭建。
所述图形图像信息处理单元负责处理图形图像数据，并在处理完后写回存储缓冲阵列，由后者发送给外部的显示装置。所述图形图像处理单元通过一个AXImaster接口与外部进行显示数据的发送。该图形图像信息处理单元的计算单元采用第二多核处理器，以尽可能地为视频数据库服务器的运行提供最多的资源。在一个实施例中，该图形图像信息处理单元的GPU采用多核心的龙芯CPU并加载图形图像处理指令。
所述第一多核处理器控制网络通信单元进行网络传输，控制数据编解码单元进行数据编码和解码，控制数据加解密单元进行数据的加密和解密，控制被解密和/或解码的数据传输到存储缓冲阵列，将该阵列中的数据传输到图形图像信息处理单元，所述图形图像信息处理单元降输出的显示信号输出到与该VPX背板连接的显示设备，所述DDR3阵列对VPX背板的各个组成单元进行中间数据的暂存，所述第二多核处理器作为图形图像信息处理单元的协处理单元。图1中，为了清楚的理由，没有标出DDR3阵列与VPX背板各个组成单元之间的连接关系。
在一个优选的实施例中，所述图形图像信息处理单元包括四块图形渲染芯片，并采用一个多核龙芯CPU对这四块图形渲染芯片进行时序和数据处理的控制。
优选地，所述DDR3阵列包括第一子阵列和第二子阵列，其中第一子阵列用于对VPX背板的其他组成单元进行数据备份，第二子阵列用于对所述中间数据进行暂存，且当第一子阵列完成备份后，所述第一多核处理器控制VPX背板的其他各组成单元进行复位。这种结构中，所述VPX背板还包括网络数据flash单元。该网络数据flash单元用于在所述第一多核处理器控制VPX背板的其他各组成单元进行复位期间，存储网络通信单元接收到的数据。
该flash单元可以被封装为：POP(层叠封装，package on Package)、球栅阵列(Ball Grid Arrays，BGA)、芯片级封装(Chip Scale Package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-linePackage，PDIP)、叠片内裸片封装(Die inWaffle Pack)、晶片内裸片形式(Die in WaferForm)、板上芯片(chip on board，COB)、陶瓷双列直插封装(Ceramic Dual In-linePackage，CERDIP)、塑料标准四边扁平封装(Plastic Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flat Pack，TQFP)、小外形集成电路(Small OutlineIntegrated Circuit，SOIC)、缩小型小外型封装(Shrink Small Outline Package，SSOP)、薄型小外形封装(Thin Small Outline Package，TSOP)、系统级封装(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶片级结构封装(Wafer-level FabricatedPackage，WFP)、晶片级处理堆叠封装(Wafer-level Processed Stack Package，WSP)，等等。为了尽可能地扩大VPX背板的数据传输能力，所述VPX背板还包括如下数据输出接口：PCI-E接口、SATAn接口、DP接口、USB3.0接口，其中n＝1，2，3。
根据本发明的优选实施例，所述VPX背板中的各个组成单元通过PCI-E总线进行数据通信。
如上所述即为本发明的实施例。本发明不局限于上述实施方式，任何人应该得知在本发明的启示下做出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
Claims (6)
1.一种利用多核处理器的VPX背板，其特征在于：包括存储缓冲阵列、网络通信单元、数据编解码单元、数据加解密单元、图形图像信息处理单元、DDR3阵列、第一多核处理器和第二多核处理器，所述第一多核处理器控制网络通信单元进行网络传输，控制数据编解码单元进行数据编码和解码，控制数据加解密单元进行数据的加密和解密，控制被解密和/或解码的数据传输到存储缓冲阵列，将该阵列中的数据传输到图形图像信息处理单元，所述图形图像信息处理单元将输出的显示信号输出到与该VPX背板连接的显示设备，所述DDR3阵列对VPX背板的各个组成单元进行中间数据的暂存，所述第二多核处理器作为图形图像信息处理单元的协处理单元；所述DDR3阵列包括第一子阵列和第二子阵列，其中第一子阵列用于对VPX背板的其他组成单元进行数据备份，第二子阵列用于对所述中间数据进行暂存，且当第一子阵列完成备份后，所述第一多核处理器控制VPX背板的其他各组成单元进行复位；所述VPX背板还包括网络数据flash单元，该网络数据flash单元用于在所述第一多核处理器控制VPX背板的其他各组成单元进行复位期间，存储网络通信单元接收到的数据。
2.根据权利要求1的VPX背板，其特征在于，所述图形图像信息处理单元包括四块图形加速显示卡。
3.根据权利要求1的VPX背板，其特征在于，所述VPX背板还包括如下数据输出接口：PCI-E接口、SATAn接口、DP接口、USB3.0接口，其中n＝1，2，3。
4.根据权利要求1的VPX背板，其特征在于，所述VPX背板中的各个组成单元通过PCI-E总线进行数据通信。
5.根据权利要求1的VPX背板，其特征在于，所述VPX背板还包括电源单元，其为VPX背板的各个组成单元供电。
6.根据权利要求1的VPX背板，其特征在于，所述flash单元采用NOR器件。
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