CN111897262A - 基于多块dsp的并行信号采集处理系统 - Google Patents
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Abstract
本发明为基于多块DSP的并行信号采集处理系统,解决已有数据采集系统实时性低的问题。利用FPGA跟多块DSP构成中央处理器,先将待测信号经过单端转差分电路转换为差分信号,模数转换电路AD将差分信号转换为数字信号后再传给FPGA,当开关芯片上的控制线引脚电位拉低时,FPGA向静态随机存取存储器SRAM传送数据,控制线引脚电位拉高时,DSP从SRAM中读取数据并处理,DSP在处理信号时,FPGA则会把数据传送给下一块存储处理子系统做上述相同操作,DSP处理完数据后,传给上位机显示。
Description
技术领域
本发明与信号的采集处理技术领域相关。
背景技术
信号的采集与处理是仪器测量技术中一个不可或缺的环节。在高精度采集系统中,常需要采用FPGA与DSP等多种芯片,来完成系统控制和信号处理。然而由于FPGA的运算速度,远高于串口通讯、DSP的信号处理速度,因此采集系统数据更新速度受到极大限制。
然而由于FPGA的运算速度,远大于串口通讯,以及DSP的信号处理速度,当DSP正在处理信号时,FPGA必须等待DSP处理完数据后,才能将下一组数据传入SRAM中等待处理,因此采集系统的数据更新速度受到极大限制,数据采集系统实时性低的问题。
发明内容
本发明的目的是提供一种实时性高,可以提高数据采集系统更新速度的基于多块DSP的并行信号采集处理系统。
本发明是这样实现的:
基于多块DSP的并行信号采集处理系统,待测信号经单端转差分电路、模数转换电路AD与可编程逻辑门阵列FPGA的输入端连接,可编程逻辑门阵列的输出与若干存储处理子系统连接,存储处理子系统由开关芯片、数字信号处理芯片DSP和静态随机存取存储器SRAM组成,待测信号经过单端转差分电路转换为差分信号,模数转换电路AD将差分信号转换为数字信号后再传给可编程逻辑门阵列FPGA,当第1存储处理子系统的第1开关芯片上的控制线引脚电位拉低时, FPGA向第1存储处理子系统的第1静态随机存取存储器SRAM传送数据,控制线引脚电位拉高时,第1数字信号处理芯片DSP从第1静态随机存取存储器SRAM中读取数据并处理,第1数字信号处理芯片DSP在处理信号时,FPGA则会把数据传送给下一块存储处理子系统做上述相同操作,从而实现基于多块DSP的并行信号处理技术,数字信号处理芯片DSP处理完数据后,传给上位机显示。
模数转换电路与可编程逻辑门阵列FPGA有16位的数据线以及RESET,SYNC,CS,RD/WR,DRDY,MCLK控制线连接,MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作, FPGA与每一个存储处理子系统中的开关芯片通过5根线相连,包括串行外设接口SP和一根控制线,串行外设接口SP的CLK,CS,SDI,SDO,CS产生设备使能信号,CLK提供时钟脉冲,SDI,SDO则基于此脉冲完成数据传输,以及一根控制线,开关芯片与其存储处理子系统内的SRAM通过SPI接口线相连,每一块DSP与FPGA通过通用异步收发传输器UART传送指令,每一块DSP与其内部存储处理子系统的开关芯片通过SPI接口线连接,与存储处理子系统外部的通用串行芯片USB通过SPI接口线连接,USB芯片与上位机通过通用串行总线USB总线连接。
数据处理步骤为:
1) 将待测信号经过单端转差分电路转换成两路的差分信号,
2) FPGA通过6路控制线控制AD模块,MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作,
3) AD模块开始数据转换,此时CS低电平,RD/WR高电平,AD模块通过16路数据线接收外部FPGA写入的指令,
4) AD模块完成一次数据转换后,DRDY引脚被拉低,持续一个时钟周期,此时将RD/WR引脚拉低,CS为低电平时,AD模块将数字信号通过16路数据线传入FPGA中,
5) 当再次需要传送数据时,先拉高CS引脚和RD/WR引脚,用于分隔两组数据,之后再重复上述读写操作,实现下一组数据的传送,
6) 采用单刀双掷开关芯片来控制SRAM的SPI接口的连接关系,开关芯片的控制线引脚被拉低时,FPGA拥有SRAM的写权限,开关芯片的控制线引脚被拉高,SRAM的读权限为DSP芯片所有,
7) 第1存储处理子系统CM1内的DSP芯片向FPGA发送读取指令,FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚被拉低,这时第1存储处理子系统CM1内的SRAM与FPGA的SPI接口被联通,数据通过SPI接口以序列形式写入SRAM,
8) 当SRAM存满后,FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚被拉高,这时第1存储处理子系统CM1内的DSP与SRAM的SPI接口联通,通过SPI接口读取数据,并在DSP内进行数字信号处理,
9) 当FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚拉高,停止向其传送数据时,第2存储处理子系统CM2内的DSP芯片向FPGA发送读取指令,对第2存储处理子系统的处理同第7,8步,
10)剩余存储处理子系统均是等待FPGA停止向上一块存储处理子系统传送数据时,再对其自身做第7,8步操作,
11)当第1存储处理子系统CM1内的DSP处理数据完毕后,向FPGA传送一个数据处理完毕指令,并通过SPI接口向USB芯片传送数据,USB芯片再通过USB总线将数据传送给上位机显示,
12)其余存储处理子系统的DSP处理完数据后,操作步骤同第11步,不同存储处理子系统内的DSP上传数据与FPGA传送数据给SRAM独立进行,因此实现信号采集处理的并行实现。
本发明的优点如下:
本发明方法采用FPGA跟多块DSP搭配,每一块DSP与存储模块构成存储处理子系统,当其中的某些存储处理子系统内的DSP在处理数据时,FPGA并不会停止传输数据,而是向其他存储处理子系统内传送数据并进行处理,这种基于多块DSP的并行信号处理技术,可以提高数据采集系统的更新速度,解决数据采集系统实时性低的问题。
附图说明
图1为AD模块与FPGA连接结构图。
图2为FPGA与单个存储处理子系统连接图。
图3为本发明结构图。
具体实施方式
本发明的每一个存储模块(包含开关芯片和SRAM)和一片DSP构成存储处理子系统(比如:CM1、CM2……),AD模块与FPGA有16位的数据线以及RESET,SYNC,CS,RD/WR,DRDY,MCLK控制线连接(MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作),AD模块与FPGA连接结构图如图1所示,FPGA与每一个存储处理子系统中的开关芯片通过5根线相连,包括SPI接口(串行外设接口)的CLK,CS,SDI,SDO(CS产生设备使能信号,CLK提供时钟脉冲,SDI,SDO则基于此脉冲完成数据传输)以及一根控制线,开关芯片与其存储处理子系统内的SRAM通过SPI接口线相连,每一块DSP与FPGA通过UART(通用异步收发传输器)线传送指令,每一块DSP与其内部存储处理子系统的开关芯片通过SPI接口线连接,与存储处理子系统外部的USB芯片(通用串行芯片)通过SPI接口线连接,USB芯片与上位机通过USB总线(通用串行总线)连接,FPGA与单个存储处理子系统连接图如图2所示,总体结果图如图3所示。
数据处理步骤为:
1.将待测信号经过单端转差分电路转换成两路的差分信号,
2.FPGA通过6路控制线控制AD模块(MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作),
3.AD模块开始数据转换,此时CS低电平,RD/WR高电平,AD模块通过16路数据线接收外部FPGA写入的指令,
4.AD模块完成一次数据转换后,DRDY引脚被拉低,持续一个时钟周期,此时将RD/WR引脚拉低,CS为低电平时,AD模块将数字信号通过16路数据线传入FPGA中,
5.当再次需要传送数据时,先拉高CS引脚和RD/WR引脚,用于分隔两组数据,之后再重复上述读写操作,实现下一组数据的传送,
6.本发明采用单刀双掷开关芯片来控制SRAM的SPI接口的连接关系,开关芯片的控制线引脚被拉低时,FPGA拥有SRAM的写权限,开关芯片的控制线引脚被拉高,SRAM的读权限为DSP芯片所有,
7.CM1内的DSP芯片向FPGA发送读取指令,FPGA与CM1内的开关芯片的控制线引脚被拉低,这时CM1内的SRAM与FPGA的SPI接口被联通,数据通过SPI接口以序列形式写入SRAM,
8.当SRAM存满后,FPGA与CM1内的开关芯片的控制线引脚被拉高,这时CM1内的DSP与SRAM的SPI接口联通,通过SPI接口读取数据,并在DSP内进行数字信号处理,
9.当FPGA与CM1内的开关芯片的控制线引脚拉高,停止向其传送数据时,CM2内的DSP芯片向FPGA发送读取指令,对第二块存储处理子系统的处理同第7,8步,
10.剩余存储处理子系统均是等待FPGA停止向上一块存储处理子系统传送数据时,再对其自身做第7,8步操作,
11.当CM1内的DSP处理数据完毕后,向FPGA传送一个数据处理完毕指令,并通过SPI接口向USB芯片传送数据,USB芯片再通过USB总线将数据传送给上位机显示,
12.其余存储处理子系统的DSP处理完数据后,操作步骤同第11步,不同存储处理子系统内的DSP上传数据与FPGA传送数据给SRAM独立进行,因此实现信号采集处理的并行实现。
Claims (3)
1.基于多块DSP的并行信号采集处理系统,其特征在于,待测信号经单端转差分电路、模数转换电路AD与可编程逻辑门阵列FPGA的输入端连接,可编程逻辑门阵列的输出与若干存储处理子系统连接,存储处理子系统由开关芯片、数字信号处理芯片DSP和静态随机存取存储器SRAM组成,待测信号经过单端转差分电路转换为差分信号,模数转换电路AD将差分信号转换为数字信号后再传给可编程逻辑门阵列FPGA,当第1存储处理子系统的第1开关芯片上的控制线引脚电位拉低时, FPGA向第1存储处理子系统的第1静态随机存取存储器SRAM传送数据,控制线引脚电位拉高时,第1数字信号处理芯片DSP从第1静态随机存取存储器SRAM中读取数据并处理,第1数字信号处理芯片DSP在处理信号时,FPGA则会把数据传送给下一块存储处理子系统做上述相同操作,从而实现基于多块DSP的并行信号处理技术,数字信号处理芯片DSP处理完数据后,传给上位机显示。
2.根据权利要求1所述的基于多块DSP的并行信号采集处理系统,其特征在于,模数转换电路与可编程逻辑门阵列FPGA有16位的数据线以及RESET,SYNC,CS,RD/WR,DRDY,MCLK控制线连接,MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作, FPGA与每一个存储处理子系统中的开关芯片通过5根线相连,包括串行外设接口SP和一根控制线,串行外设接口SP的CLK,CS,SDI,SDO,CS产生设备使能信号,CLK提供时钟脉冲,SDI,SDO则基于此脉冲完成数据传输,以及一根控制线,开关芯片与其存储处理子系统内的SRAM通过SPI接口线相连,每一块DSP与FPGA通过通用异步收发传输器UART传送指令,每一块DSP与其内部存储处理子系统的开关芯片通过SPI接口线连接,与存储处理子系统外部的通用串行芯片USB通过SPI接口线连接,USB芯片与上位机通过通用串行总线USB总线连接。
3.根据权利要求2所述的基于多块DSP的并行信号采集处理系统,其特征在于,数据处理步骤为:
1)将待测信号经过单端转差分电路转换成两路的差分信号,
2)FPGA通过6路控制线控制AD模块,MCLK为AD提供时钟信号,RESET引脚的下降沿使内部数字电路复位,SYNC使内部滤波器复位,每次有新的转换数据时,DRDY会产生一个低电平有效脉冲,片选引脚CS与RD/WR配合使用,当CS低电平,RD/WR低电平时,发生读操作;CS低电平,RD/WR高电平时,发生写操作,
3)AD模块开始数据转换,此时CS低电平,RD/WR高电平,AD模块通过16路数据线接收外部FPGA写入的指令,
4)AD模块完成一次数据转换后,DRDY引脚被拉低,持续一个时钟周期,此时将RD/WR引脚拉低,CS为低电平时,AD模块将数字信号通过16路数据线传入FPGA中,
5)当再次需要传送数据时,先拉高CS引脚和RD/WR引脚,用于分隔两组数据,之后再重复上述读写操作,实现下一组数据的传送,
6)采用单刀双掷开关芯片来控制SRAM的SPI接口的连接关系,开关芯片的控制线引脚被拉低时,FPGA拥有SRAM的写权限,开关芯片的控制线引脚被拉高,SRAM的读权限为DSP芯片所有,
7)第1存储处理子系统CM1内的DSP芯片向FPGA发送读取指令,FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚被拉低,这时第1存储处理子系统CM1内的SRAM与FPGA的SPI接口被联通,数据通过SPI接口以序列形式写入SRAM,
8)当SRAM存满后,FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚被拉高,这时第1存储处理子系统CM1内的DSP与SRAM的SPI接口联通,通过SPI接口读取数据,并在DSP内进行数字信号处理,
9)当FPGA与第1存储处理子系统CM1内的开关芯片的控制线引脚拉高,停止向其传送数据时,第2存储处理子系统CM2内的DSP芯片向FPGA发送读取指令,对第2存储处理子系统的处理同第7,8步,
10)剩余存储处理子系统均是等待FPGA停止向上一块存储处理子系统传送数据时,再对其自身做第7,8步操作,
11)当第1存储处理子系统CM1内的DSP处理数据完毕后,向FPGA传送一个数据处理完毕指令,并通过SPI接口向USB芯片传送数据,USB芯片再通过USB总线将数据传送给上位机显示,
12)其余存储处理子系统的DSP处理完数据后,操作步骤同第11步,不同存储处理子系统内的DSP上传数据与FPGA传送数据给SRAM独立进行,因此实现信号采集处理的并行实现。
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PB01 | Publication | ||
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GR01 | Patent grant | ||
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