CN101625704B - 模拟信号数据压缩处理器 - Google Patents

Abstract

本发明涉及一种模拟信号数据压缩处理器，采用16位A/D转换器将模拟信号转换为高精度的数字信号，该数字信号通过锁存使振动数据信号按照给定的时序被DSP采集单元所接收，工控机按所需要从DSP读取信息，并能根据检测者的要求随时通过外设的计算机读取结构振动数据；此外，本处理器提供了16位高精度的振动信号数据，并使其在计算机上大量存储，具有模拟数据压缩、工作可靠、能满足同步要求和容易推广实施的优点。

Description

模拟信号数据压缩处理器

技术领域

本发明属于信息处理领域，尤其涉及一种模拟信号数据压缩处理器。

背景技术

在进行工程的结构分析时，振动是一个重要参量。通过对结构振动数据的长期分析，可得出结构的许多信息，所以能否对结构振动进行长期、连续、精准地测量很大程度上决定着结构分析质量的好坏。

一个有效的区域中监测结构振动的传感器采集的数据越连续，采集得到的实际信号越真实，准确性越高，这样就需要一种超强运算能力、高速采集处理的装置。这种情况使得实际的数据量特别大，在现有通讯技术情况下不能完全实现大数据量的数据采集与存储，为了改变这种情况，需要研制一种现场采集数据量比较小，并可将实际数据在计算处理中心进行恢复分析的装置。

发明内容

本发明的目的在于克服现有技术采集数据量大、系统不稳定以及需要数据存储空间大的缺陷，提供一种模拟信号数据压缩处理器。

本发明是通过如下方案予以实现的：

一种模拟信号数据压缩处理器，其处理器采集板(1)由DSP采集单元(5)、数据锁存单元(1-4)、串口通讯单元(4)、外设工控机(3)、信号调理单元(1-1)、A/D转换单元(1-2)、D/A转换单元(1-3)、逻辑控制单元(2)和数据存储单元(6)组成，DSP采集单元(5)的采集数据传输端通过串口通讯单元(4)与外设工控机(3)相连，DSP采集单元(5)连接逻辑控制单元(2)，该逻辑控制单元(2)的D/A转换控制输出端连接D/A转换单元(1-3)的控制输入端，逻辑控制单元(2)的A/D转换控制输出端连接A/D转换单元(1-2)的控制输入端，逻辑控制单元(2)的程序控制输出端连接数据存储单元(6)的控制输入端，逻辑控制单元(2)的串口通讯控制输出端连接串口通讯接口单元(4)的控制输入端，逻辑控制单元(2)的多个数据锁存控制输出端连接采集板(1)上的每个数据锁存单元(1-4)的控制输入端，采集板(1)上的数据锁存单元(1-4)的数据输出端与DSP采集单元(5)的数据传输端相连，逻辑控制单元(2)的输出端连接信号调理单元(1-1)的输入端。

而且，所述串口通讯单元(4)的串口与电平转换芯片(D1)的输入端相连来完成DSP采集单元(5)与外设工控机(3)的通讯。

而且，所述A/D转换单元(1-2)采用16位模数转换器(U1)，所述信号调理单元(1-1)由乘法电路(1-1-1)、减法电路(1-1-2)、积分电路(1-1-3)、第一放大电路(1-1-4)、第二放大电路(1-1-5)、第三放大电路(1-1-6)、D/A转换单元(1-3)组成，一路模拟信号输入到乘法电路(1-1-1)的输入端；D/A转换单元(1-3)的输出端与乘法电路(1-1-1)的另一个输入端相连，乘法电路(1-1-1)的两个输出端分别与减法电路(1-1-2)的两个输入端相连，减法电路(1-1-2)的输出端连接积分电路(1-1-3)的输入端，积分电路(1-1-3)的输出端连接第一放大电路(1-1-4)的输入端，第一放大电路(1-1-4)的输处端连接第二放大电路(1-1-5)的输入端，第二放大电路(1-1-5)的输出端连接第三放大电路(1-1-6)的输入端，第三放大电路(1-1-6)的输出端连接A/D转换单元(1-2)的输入单元相连。

而且，所述DSP采集单元(5)由DSP中央芯片(5-6)、第一双通电平转换器(5-2)、第二双通电平转换器(5-4)、第三单通数据隔离器(5-1)、第四单通数据隔离器(5-5)、EPROM存储器(5-3)、复位电路(5-7)、FLASH数据存储器(5-8)和逻辑控制器(5-9)组成，DSP中央芯片(5-6)的D0至D7脚通过八位数据线分别连接第一双通电平转换器(5-2)的八个输入端，第一双通电平转换器(5-2)的八个输出端分别连接EPROM存储器(5-3)的八位数据输入端、串口通讯单元(4)的八位数据输入端和第三单通数据隔离器(5-1)的八个输入端，DSP中央芯片(5-6)的D8至D15脚通过八位数据线分别连接第二双通电平转换器(5-4)的八个输入端，第二双通电平转换器(5-4)的八个输出端分别连接FLASH数据存储器(5-8)的八位复用I/O口和第四单通数据隔离器(5-5)的八个输入端，EPROM存储器(5-3)的十六位地址输入端连接DSP中央芯片(5-6)的A0-A15脚，DSP中央芯片(5-6)的A0-A3脚连接串口通讯单元(4)的三位地址线，DSP中央芯片(5-6)的A20-A23、读写脚和SERTB脚连接逻辑控制单元(2)的19、20、21、22、18、16脚，DSP中央芯片(5-6)的第一中断源与逻辑控制单元(2)的25脚相连。

而且，所述逻辑控制单元(2)的A/D转换控制脚12与一个A/D转换单元(1-2)的24脚相连，逻辑控制单元(2)的D/A转换控制脚13与一个D/A转换单元(1-3)的9脚相连，逻辑控制单元(2)的数据方向控制脚24分别与第一双通电平转换器(5-2)、第二双通电平转换器(5-4)的1脚相连，逻辑控制单元(2)的程序控制输出端14脚连接该采集板(1)上的EPROM存储器(6)的22脚，FLASH数据存储器(5-8)的控制使能脚9命令锁存使能脚16地址锁存使能脚17读控制脚8写控制脚18分别与逻辑控制单元(2)的2、8、9、1、10脚相连，第一双通电平转换器的DOO与逻辑控制单元(2)的33脚相连，串口通讯单元(4)的复位控制脚39、中断控制脚33、读控制脚24、写控制脚20、分别连接逻辑控制单元(2)的30、31、32、34脚。

本发明的优点和积极效果是：

1、本发明的外设工控机给通讯接口单元一个数据读取命令后，该命令通过DSP采集单元传给逻辑控制单元，逻辑控制单元发出信号打开信号采集通道，结构振动信号进入采集板并转化为数字信号，数字信号通过总线被DSP采集单元所接收，数字信号经过DSP采集单元处理和分心后，经过串口通讯单元传出给外设的计算机，所以本发明能根据检测者的要求随时通过外设的计算机读取结构振动数据。

2、本发明采用16位A/D转换器将模拟信号转换为高精度的数字信号，该数字信号通过锁存使振动数据信号按照给定的时序被DSP采集单元所接收，工控机按所需从DSP读取信息。

3、本发明提供了16位高精度的振动信号数据，并使其在计算机上大量存储，具有模拟数据压缩、工作可靠、能满足同步要求和容易推广实施的优点。

附图说明

图1是本发明的电路结构示意图；

图2是图1的信号调理单元电路连接示意图；

图3是图1的DSP采集单元中央芯片的外设连接关系示意图；

图4是图1的逻辑控制单元与外设的连接关系示意图。

具体实施方式

下面通过具体实施例对本发明作进一步详述，以下实施例只是描述性的，不是限定性的，不能以此限定本发明的保护范围。

一种模拟信号数据压缩处理器，其处理器采集板1由DSP采集单元5、数据锁存单元1-4串口通讯单元4、外设工控机3、信号调理单元1-1、A/D转换单元1-2、D/A转换单元1-3、逻辑控制单元2和数据存储单元6组成，DSP采集单元5的采集数据传输端通过串口通讯单元4与外设工控机3相连，DSP采集单元5连接逻辑控制单元2，该逻辑控制单元2的D/A转换控制输出端连接D/A转换单元1-3的控制输入端，逻辑控制单元2的A/D转换控制输出端连接A/D转换单元1-2的控制输入端，逻辑控制单元2的程序控制输出端连接数据存储单元6的控制输入端，逻辑控制单元2的串口通讯控制输出端连接串口通讯接口单元4的控制输入端，逻辑控制单元2的多个数据锁存控制输出端连接采集板1上的每个数据锁存单元1-4的控制输入端，采集板1上的数据锁存单元1-4的数据输出端与DSP采集单元5的数据传输端相连，逻辑控制单元2的输出端连接信号调理单元1-1的输入端。

串口通讯单元4的串口与电平转换芯片D1的输入端相连来完成DSP采集单元5与外设工控机3的通讯。

本实施例中，DSP采集单元5选用的芯片为TMS320VC33-150，A/D转换单元1-2选用的芯片为Ad976acr，逻辑控制单元2选用的芯片Lattice m4a5，D/A转换单元1-3选用的芯片为AD508，串口通讯单元4选用的芯片为Max3232。

A/D转换单元1-2采用16位模数转换器U1，所述信号调理单元1-1由乘法电路1-1-1、减法电路1-1-2、积分电路1-1-3、第一放大电路1-1-4、第二放大电路1-1-5、第三放大电路1-1-6、D/A转换单元1-3组成，一路模拟信号输入到乘法电路1-1-1的输入端；D/A转换单元1-3的输出端与乘法电路1-1-1的另一个输入端相连，乘法电路1-1-1的两个输出端分别与减法电路1-1-2的两个输入端相连，减法电路1-1-2的输出端连接积分电路1-1-3的输入端，积分电路1-1-3的输出端连接第一放大电路1-1-4的输入端，第一放大电路1-1-4的输处端连接第二放大电路1-1-5的输入端，第二放大电路1-1-5的输出端连接第三放大电路1-1-6的输入端，第三放大电路1-1-6的输出端连接A/D转换单元1-2的输入单元相连。

DSP采集单元5由DSP中央芯片5-6、第一双通电平转换器5-2、第二双通电平转换器5-4、第三单通数据隔离器5-1、第四单通数据隔离器5-5、EPROM存储器5-3、复位电路5-7、FLASH数据存储器5-8和逻辑控制器5-9组成，参见图3，DSP中央芯片5-6的D0至D7脚通过八位数据线分别连接第一双通电平转换器5-2的八个输入端，第一双通电平转换器5-2的八个输出端分别连接EPROM存储器5-3的八位数据输入端、串口通讯单元4的八位数据输入端和第三单通数据隔离器5-1的八个输入端，DSP中央芯片5-6的D8至D15脚通过八位数据线分别连接第二双通电平转换器5-4的八个输入端，第二双通电平转换器5-4的八个输出端分别连接FLASH数据存储器5-8的八位复用I/O口和第四单通数据隔离器5-5的八个输入端，EPROM存储器5-3的十六位地址输入端连接DSP中央芯片5-6的A0-A15脚，DSP中央芯片5-6的A0-A3脚连接串口通讯单元4的三位地址线，DSP中央芯片5-6的A20-A23、读写脚和SERTB脚连接逻辑控制单元2的19、20、21、22、18、16脚，DSP中央芯片5-6的第一中断源与逻辑控制单元2的25脚相连。

逻辑控制单元2的A/D转换控制脚12与一个A/D转换单元1-2的24脚相连，逻辑控制单元2的D/A转换控制脚13与一个D/A转换单元1-3的9脚相连，逻辑控制单元2的数据方向控制脚24分别与第一双通电平转换器5-2、第二双通电平转换器5-4的1脚相连，逻辑控制单元2的程序控制输出端14脚连接该采集板1上的EPROM存储器6的22脚，FLASH数据存储器5-8的控制使能脚9命令锁存使能脚16地址锁存使能脚17读控制脚8写控制脚18分别与逻辑控制单元2的2、8、9、1、10脚相连，第一双通电平转换器的DOO与逻辑控制单元2的33脚相连，串口通讯单元4的复位控制脚39、中断控制脚33、读控制脚24、写控制脚20、分别连接逻辑控制单元2的30、31、32、34脚。

本实施例中，双通电平转换器所选用的芯片为Lvc245，EPROM存储器所选用的芯片为W27c512，乘法电路所选用的芯片为MC1496。

图1所示用于模拟信号的压缩处理，并等待外设工控机采集数据。信号调理单元1-1接收一路模拟输入信号，并将该模拟输入信号经过调制、积分、放大及滤波处理后输出作为与A/D转换单元1-2的输入端相匹配的模拟信号；D/A转换单元1-3将数据存储单元6中的数字数据转换为模拟信号由接收的模拟信号调制，A/D转换单元1-2的输入端接收一个信号调理单元1-1输出的上述模拟信号，并将上述模拟信号转换为并行数字信号输出；DSP采集单元5的采集数据传输端通过串口通讯单元4与外设工控机3相连，完成工控机与处理器的通讯；DSP采集单元5通过逻辑控制单元2对各个部分选通工作，并将A/D转换单元1-2输出的数据经简单处理后由串口通讯单元4移交给外设工控机3进行进一步的数据复原、处理。

本发明的处理程序与被调制信号数据分别被存放于EPROM存储单元6和FLASH数据存储单元(芯片选用K9f28085-8)中使程序和数据分离，系统稳定性和运行速率得到提高。

图2所示用于实现模拟数据的压缩处理，一路模拟信号通过调制D/A转换单元1-3的信号经过减法器1-1-2，积分器1-1-3完成数据压缩。经过三次精密放大调整后得到与A/D转换单元1-2相匹配的输入信号。其中的三次放大两级是同相比例放大，即第二放大电路1-1-5和第三放大电路1-1-6，之所以第一放大电路1-1-4要用反相比例放大是以为积分电路1-1-3本身也是反相电路为恢复到原相位故用反相比例放大电路。

图3和图4所示用于采样控制、数据处理和与工控机的通讯功能。DSP中央芯片5的A20-A23、R/W、STRB脚分别接与逻辑控制单元2的19、20、21、22、18、16脚通过逻辑控制单元2的译码给A/D转换单元1-2、D/A转换单元1-3、第一双通电平转换器5-2、第二双通电平转换器5-4、EPROM存储单元6、FLASH数据存储单元5-8、串口通讯单元4的控制端口。外设工控机3与DSP中央芯片5靠中断方式通讯，当外设工控机3给通讯接口单元4一个数据读取命令后，DSP采集单元4进入中断处理程序，DSP采集单元4将控制信号传给逻辑控制单元2，逻辑控制单元2发出信号打开信号采集通道，结构振动信号进入采集板并转化为数字信号，数字信号通过总线被DSP采集单元5所接收，数字信号经过DSP采集单元5处理和分心后，经过串口通讯单元4传出给外设的计算机。

Claims (4)

1.一种模拟信号数据压缩处理器，其特征在于：其处理器采集板(1)由DSP采集单元(5)、数据锁存单元(1-4)、串口通讯单元(4)、外设工控机(3)、信号调理单元(1-1)、A/D转换单元(1-2)、D/A转换单元(1-3)、逻辑控制单元(2)和数据存储单元(6)组成，DSP采集单元(5)的采集数据传输端通过串口通讯单元(4)与外设工控机(3)相连，DSP采集单元(5)连接逻辑控制单元(2)，该逻辑控制单元(2)的D/A转换控制输出端连接D/A转换单元(1-3)的控制输入端，逻辑控制单元(2)的A/D转换控制输出端连接A/D转换单元(1-2)的控制输入端，逻辑控制单元(2)的程序控制输出端连接数据存储单元(6)的控制输入端，逻辑控制单元(2)的串口通讯控制输出端连接串口通讯单元(4)的控制输入端，逻辑控制单元(2)的多个数据锁存控制输出端连接采集板(1)上的每个数据锁存单元(1-4)的控制输入端，采集板(1)上的数据锁存单元(1-4)的数据输出端与DSP采集单元(5)的数据传输端相连，逻辑控制单元(2)的输出端连接信号调理单元(1-1)的输入端；

所述信号调理单元(1-1)由乘法电路(1-1-1)、减法电路(1-1-2)、积分电路(1-1-3)、第一放大电路(1-1-4)、第二放大电路(1-1-5)、第三放大电路(1-1-6)组成，一路模拟信号输入到乘法电路(1-1-1)的输入端；D/A转换单元(1-3)的输出端与乘法电路(1-1-1)的另一个输入端相连，乘法电路(1-1-1)的两个输出端分别与减法电路(1-1-2)的两个输入端相连，减法电路(1-1-2)的输出端连接积分电路(1-1-3)的输入端，积分电路(1-1-3)的输出端连接第一放大电路(1-1-4)的输入端，第一放大电路(1-1-4)的输出端连接第二放大电路(1-1-5)的输入端，第二放大电路(1-1-5)的输出端连接第三放大电路(1-1-6)的输入端，第三放大电路(1-1-6)的输出端连接A/D转换单元(1-2)的输入单元相连。

2.根据权利要求1所述的模拟信号数据压缩处理器，其特征在于：所述A/D转换单元(1-2)采用16位模数转换器(U1)。

3.根据权利要求1所述的模拟信号数据压缩处理器，其特征在于：所述DSP采集单元(5)由DSP中央芯片(5-6)、第一双通电平转换器(5-2)、第二双通电平转换器(5-4)、第三单通数据隔离器(5-1)、第四单通数据隔离器(5-5)、EPROM存储器(5-3)、复位电路(5-7)、FLASH数据存储器(5-8)和逻辑控制器(5-9)组成，DSP中央芯片(5-6)的D0至D7脚通过八位数据线分别连接第一双通电平转换器(5-2)的八个输入端，第一双通电平转换器(5-2)的八个输出端分别连接EPROM存储器(5-3)的八位数据输入端、串口通讯单元(4)的八位数据输入端和第三单通数据隔离器(5-1)的八个输入端，DSP中央芯片(5-6)的D8至D15脚通过八位数据线分别连接第二双通电平转换器(5-4)的八个输入端，第二双通电平转换器(5-4)的八个输出端分别连接FLASH数据存储器(5-8)的八位复用I/O口和第四单通数据隔离器(5-5)的八个输入端，EPROM存储器(5-3)的十六位地址输入端连接DSP中央芯片(5-6)的A0-A15脚，DSP中央芯片(5-6)的A0-A2脚连接串口通讯单元(4)的三位地址线，DSP中央芯片(5-6)的A20-A23、读写脚和SERTB脚连接逻辑控制单元(2)的19、20、21、22、18、16脚，DSP中央芯片(5-6)的第一中断源与逻辑控制单元(2)的25脚相连。

4.根据权利要求3所述的模拟信号数据压缩处理采集器，其特征在于：所述逻辑控制单元(2)的A/D转换控制脚12与一个A/D转换单元(1-2)的24脚相连，逻辑控制单元(2)的D/A转换控制脚13与一个D/A转换单元(1-3)的9脚相连，逻辑控制单元(2)的数据方向控制脚24分别与第一双通电平转换器(5-2)、第二双通电平转换器(5-4)的1脚相连，FLASH数据存储器(5-8)的控制使能脚9、命令锁存使能脚16、地址锁存使能脚17、读控制脚8、写控制脚18分别与逻辑控制单元(2)的2、8、9、1、10脚相连，第一双通电平转换器的DOO与逻辑控制单元(2)的33脚相连，串口通讯单元(4)的复位控制脚39、中断控制脚33、读控制脚24、写控制脚20、分别连接逻辑控制单元(2)的30、31、32、34脚。

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