CN1549185A - 多通道大容量同步数据采集仪 - Google Patents

Abstract

本发明公开一种采集和分析地震震动信号的装置——多通道大容量同步数据采集仪。它由数据采集电路、总线、采集和计算电路和通讯接口电路组成，数据采集电路由若干片数据采集板(I)组成，每个数据采集板(I)由若干个前置通道和采集控制电路组成，每个前置通道的输出端接总线的一端，每片数据采集板(I)的采集控制电路的输出端接该数据采集板中每个前置通道的输入端，采集控制电路的输入端接总线的一端，总线的另一端与采集和计算电路的一个端口相连接，采集和计算电路的另一端口与通讯接口电路的一个端口相连接。能根据监测者的要求随时通过外设的计算机读取地震数据。具有结构新颖、工作可靠、多通道能满足同步要求和容易推广实施的优点。

Description

多通道大容量同步数据采集仪

技术领域：本发明涉及一种地震震动信号的数据采集与分析的装置。

背景技术：一个有效的区域中监测地壳震动的传感器点越多，采集得到的实际信号越真实，准确性越高，这样就需要一种多通道同时采集的装置。但目前的地震监测仪器或者因通道数量少不能将大量的传感器感应的信号都采集到，或者虽然能采集到大量的信号，却不能符合同步的要求，而地震监测要求从各个测震点采集到的数据信号必须符合同步的要求，也就是说只有在同一时刻采集到的数据信号才能放在一起进行对比、分析和研究，否则分析结果就会出偏差。另外，目前的地震监测仪器还不能做到根据监测者的要求随时从外设的计算机中读取地震数据。

发明内容：为了克服现有技术采集数据的通道较少和不能做到随时读取数据的缺陷，提供一种多通道、能随时读取数据的数据采集仪。本发明是通过如下方案予以实现的：一种多通道大容量同步数据采集仪，它由数据采集电路、总线2、采集和计算电路3和通讯接口电路4组成，数据采集电路由若干片数据采集板I组成，每个数据采集板I由若干个前置通道1和采集控制电路7组成，每个前置通道1的输出端接总线2的一端，每片数据采集板I的采集控制电路7的输出端接该数据采集板中每个前置通道1的输入端，采集控制电路7的输入端接总线2的一端，总线2的另一端与采集和计算电路3的一个端口相连接，采集和计算电路3的另一端口与通讯接口电路4的一个端口相连接。当外设的计算机给通讯接口电路4一个数据读取命令后，该命令通过采集和计算电路3、总线2传给采集控制电路7，采集控制电路7发出信号打开前置通道1，地震信号进入前置通道1并转化为数字信号，数字信号进入采集和计算电路3，数字信号经过采集和计算电路3处理和分析后，经过通讯接口电路4传出给外设的计算机，所以本发明能根据监测者的要求随时通过外设的计算机读取地震数据。由于前置通道1设置很多个，所以本发明做到了多通道输入。地震数据信号能通过通讯接口电路4传输给外设的计算机，在计算机上大量存贮。本发明具有结构新颖、工作可靠、能满足同步要求和容易推广实施的优点。

附图说明：图1是本发明的结构示意图，图2是前置通道1和采集控制电路7的连接结构示意图，图3是前置通道1和采集控制电路7的电路结构示意图，图4是采集和计算电路3的结构示意图，图5是通讯接口电路4的电路结构示意图。

具体实施方式一：下面结合图1、图2和图3具体说明本发明。它由数据采集电路、总线2、采集和计算电路3和通讯接口电路4组成，数据采集电路由若干片数据采集板I组成，每个数据采集板I由若干个前置通道1和采集控制电路7组成，每个前置通道1的输出端接总线2的一端，每片数据采集板I的采集控制电路7的输出端接该数据采集板中每个前置通道1的输入端，采集控制电路7的输入端接总线2的一端，总线2的另一端与采集和计算电路3的一个端口相连接，采集和计算电路3的另一端口与通讯接口电路4的一个端口相连接。如图2所示前置通道1由强弱转换开关电路1-1、信号调理放大电路1-2、模拟滤波器1-3、模数转换器1-4、和数据锁存器1-5组成，采集控制电路7的四个输出端分别与强弱转换开关电路1-1、模拟滤波器1-3、模数转换器1-4和数据锁存器1-5的一个输入端相连接，强弱转换开关电路1-1的输出端接信号调理放大电路1-2的输入端，信号调理放大电路1-2的输出端接模拟滤波器1-3的另一个输入端，模拟滤波器1-3的输出端接模数转换器1-4的另一个输入端，模数转换器1-4的输出端接数据锁存器1-5的另一个输入端。数据锁存器1-5的另一端口接总线2的一端，采集控制电路7的输入端接总线2的另一端。地震信号进入强弱转换开关电路1-1后，经过信号调理放大、滤波和模数转换后进入数据锁存器1-5，当采集控制电路7给模数转换器1-4一个控制信号，地震数据信号才能通过刚刚打开的而且马上就关闭的模数转换器1-4，然后进入数据锁存器1-5，以待采集和计算机电路3读取。如此设置就做到了进入本发明所有的前置通道1中的地震数据信号能在同一时刻被读取，以保证满足同步的要求。下面结合图3具体说明本实施方式中的前置通道1和采集控制电路7的电路结构。强弱转换开关电路1-1由四个电阻R0～R3、四个二极管D1至D4、三个电容CC1至CC3、变阻器W1和转换开关芯片U1组成，信号输入端SIN1接电阻R1的一端，电阻R1的另一端接电阻R0的一端、二极管D2的正极、二极管D3的负极和芯片U1的脚2，电阻R0的另一端接地，二极管D2的负极连接二极管D3的正极并且接地，信号输入端SIN2连电阻R2的一端，电阻R2的另一端连接电阻R3的一端、二极管D4的正极、二极管D1的负极和芯片U1的脚8，二极管D4的负极连接二极管D1的正极并接地，电阻R3的另一端接变阻器W1的一端和变阻器W1的滑动触头，变阻器W1的另一端接地，芯片U1的脚3接地，芯片U1的脚4接电源+Ec和电容CC1的正极，电容CC1的负极接地，芯片U1的脚5接电源+Ec和电容CC2的正极，电容CC2的负极接地，芯片U1的脚7接电源-Ec和电容CC3的负极，电容CC3的正极接地，对信号输入端SIN1和SIN2进行转换开关作用的芯片U1的型号为DG419。信号调理放大电路1-2由五个电阻R4至R8、四个电容C1至C4、电容CC4、电容CC5和集成运算放大器U2组成，电阻R4的一端连接芯片U1的脚1，电阻R4的另一端连U2的同相输入端脚3和电容C1的一端，电容C1的另一端接地，U2的反相输入端脚2连接电阻R5的一端、电容C2的一端和电阻R6的一端，电阻R5的另一端接地，电容C2的另一端与电阻R6的另一端和U2的输出端脚6相连接，U2的正电源端与电阻R8的一端、电容C4的一端和电容CC4的一端相连接，电阻R8的另一端与电源+Ec连接，电容C4的另一端连接电容CC4的另一端并接地，U2的负电源端连接电阻R7的一端、电容C3的一端和电容CC5的一端，电阻R7的另一端接电源-Ec，电容C3的另一端和电容CC5的另一端接地，U2的型号是LF356。模拟滤波器1-3由滤波器芯片U3、电阻R9、电阻R10、变阻器W2、电容CC6、电容CC7和电容C5组成，芯片U3的脚1接地，芯片U3的脚2接U2的输出端脚6，芯片U3的脚3和脚5接地，芯片U3的脚4接电容CC6的一端并且与电源+Ec相连接，电容CC6的另一端接地，芯片U3的脚7与脚14相连接，芯片U3的脚6、脚8和脚13悬空，芯片U3的脚9接变阻器W2的一端，变阻器W2的另一端接电阻R9的一端和变阻器W2的滑动触头，电阻R9的另一端接电阻R10的一端和电容C5的一端，电容C5的另一端接地，芯片U3的脚10接脚12并与电容CC7的一端和电源-Ec连接，电容CC7的另一端接地，做模拟滤波用的芯片U3的型号是LTC1064-2；模数转换器1-4由信号输出电路1-4-1和同步控制电路1-4-2组成，信号输出电路1-4-1由集成运算放大器U4、四个电阻R11至电阻R14、电容C6、电容CC8、电容CC9和变阻器W3组成，模拟滤波器1-3的电阻R10的另一端接U4的反相输入端脚2，U4的反相输入端接电容C6的一端和电阻R11的一端，电容C6的另一端接电阻R11的另一端和U4的输出端脚6，U4的同相输入端脚3通过电阻R12接地，U4的脚7接电阻R13的一端、电容CC8的一端和变阻器W3的滑动触头，电阻R13的另一端接电源+Ec，电容CC8的另一端接地，U4的脚4接电阻R14的一端和电容CC9的一端，电阻R14的另一端接电源-Ec，电容CC9的另一端接地，U4的脚1接变阻器W3的一端，变阻器W3的另一端接U4的脚5，U4的型号是LF356。同步控制电路1-4-2由模数转换芯片U5、电阻R101、电阻R102、三个电容CC105～电容CC107组成，电阻R101的一端连信号输出电路1-4-1的U4的输出端脚6，电阻R101的另一端接电阻R102的一端和芯片U5的脚1，电阻R102的另一端接芯片U5的脚3和电容CC106的一端，电容CC106的另一端接芯片U5的脚2并且接地，芯片U5的脚4接电容CC107的一端，电容CC107的另一端接芯片U5的脚5并且接地，芯片U5的脚6接地，芯片U5的脚8连电容CC105的一端并接地，电容CC105的另一端接芯片U5的脚10和脚11并与电源+Ec连接，用做模/数转换的芯片U5的型号是AD976。数据锁存器1-5由数据锁存芯片U6、芯片U7、电容C103和电容C104组成，芯片U7的八个脚AD0～脚AD7分别与芯片U5的八个脚AD0～AD7相连，芯片U6的八个脚AD8～脚AD15分别与芯片U5的八个脚AD8～脚AD15相连，芯片U6的脚10接地，芯片U6的脚11连接芯片U7的脚11和同步控制电路1-4-2的芯片U5的脚9，芯片U6的脚20连电容C103的一端并与电源+Ec连接，电容C103的另一端接地，芯片U7的脚10接地，芯片U7的脚20接电容C104的一端并与电源+Ec连接，电容C104的另一端接地，用做数据锁存的芯片U6和芯片U7的型号都是74HC574。采集控制电路7如图3所示，它由控制芯片U11、手动按钮U12、七个电阻R201～R207组成，芯片U11的脚1、脚2、七个脚13～脚19都悬空，芯片U11的脚12接地，芯片U11的脚20接强弱转换开关电路1-1的芯片U1的脚6和电阻R207的一端，电阻R207的另一端接电源+Ec，芯片U11的脚21接数据锁存器1-5的芯片U6的脚1、芯片U7的脚1和电阻R206的一端，电阻R206的另一端接电源+Ec，芯片U11的脚22接模拟滤波器1-3的芯片U3的脚11和电阻R205的一端，电阻R205的另一端接电源+Ec，芯片U11的脚23接同步控制电路1-4-2的芯片U5的脚7和电阻R204的一端，电阻R204的另一端接电源+Ec，芯片U11的脚24接电源+Ec，芯片U11的六个脚3～脚8接总线2的一端，芯片U11的脚9接芯片U12的脚B0和电阻R203的一端，芯片U11的脚10接芯片U12的脚B1和电阻R202的一端，芯片U11的脚11接芯片U12的脚B2和电阻R201的一端，电阻R201的另一端、电阻R202的另一端和电阻R203的另一端接地，芯片U12的六个脚1～脚6接电源+Ec，芯片U12的脚7、脚8和脚9悬空；芯片U11的型号是GAL22V10，芯片U12是手动按钮，用于选择数据采集板I的地址。端点SIN1用于输入地壳的强震信号，端点SIN2用于输入地壳的常时脉动信号，强弱转换开关电路1-1的芯片U1的脚6输入的信号决定芯片U1将强震信号还是常时脉动信号往下传输，模数转换器1-4的芯片U5的脚7决定是否打开同步控制电路1-4-2，数据锁存器1-5的芯片U6的脚1和芯片U7的脚1决定前置通道1是否向总线2传输地震数据。

具体实施方式二：下面结合图4具体说明本实施方式。本实施方式与实施方式一的不同点是：采集和计算电路3由主控芯片3-1、电源接口电路3-2、复位电路3-3、仿真接口电路3-4、电平转换电路3-5、逻辑控制电路3-6、系统时间电路3-7、系统程序装载电路3-8和总线接口电路3-9组成，电源接口电路3-2的输出端口接主控芯片3-1的一个输入端口，复位电路3-3的输出端接主控芯片3-1的脚127，主控芯片3-1的脚41、脚42、脚141、脚142和脚144分别接逻辑控制电路3-6的输入端，主控芯片3-1的脚98、脚99、脚100、脚102、脚103分别接仿真接口电路3-4的输出端，主控芯片3-1的八个脚A0～A7和十六个脚D0～D15分别接电平转换电路3-5的一端，逻辑控制电路3-6的五个输出端分别与电平转换电路3-5的输入端、系统时间电路3-7的输入端、系统程序装载电路3-8的输入端、总线接口电路3-9的输入端和并行通讯接口电路4-1的输入端相连接，电平转换电路3-5的另一个端口分别与系统时间电路3-7的一个端口、并行通讯接口电路4-1的一个端口、系统程序装载电路3-8和总线接口电路3-9的一个端口相连接，总线接口电路3-9的另一个端口与总线2的一端相连接。主控芯片3-1选用型号为TMS320VC33的DSP芯片，利用芯片本身的高速的特点进行数据的采集、计算和传输。

具体实施方式三：下面结合图5具体说明本实施方式。本实施方式与实施方式一的不同点是：通讯接口电路4由先进先出数据存储器芯片U40、数据锁存器芯片U41、触发器芯片U42、八总线接收器芯片U43、八总线接收器芯片U44、数据锁存器芯片U45、接口驱动器芯片U46、接口驱动器芯片U47、逻辑译码器芯片U48、逻辑译码器芯片U49、接口驱动器芯片U50和计算机并行接口电路4-2组成，芯片U40的脚7、脚6、脚5、脚4、脚31、脚30、脚29和脚28分别与芯片U41的八个脚19至脚12相连，芯片U40的脚10、脚11、脚13、脚14、脚19、脚20、脚21、脚22分别与芯片U44的八个脚18至脚11相连，芯片U40的脚9、脚23和脚24分别与芯片U43的脚16、脚17和脚18相连，芯片U40的脚26接电源+Ec，芯片U40的脚16接地，芯片U40的脚18与芯片U45的脚18相连，芯片U40的脚25接芯片U42的脚4，芯片U40其它的脚悬空；芯片U41的五个脚2至脚6分别与芯片U45的五个脚17至脚13相连，芯片U41的脚11与芯片U42的脚3和芯片U45的脚12相连，芯片U41的脚1悬空，芯片U41的脚7、脚8和脚9接地；芯片U42的脚1接电源+Ec，芯片U42的脚2接地，芯片U42的脚6至脚14悬空，芯片U42的脚5接芯片U43的脚15；芯片U43的八个脚2至脚9分别与芯片U44的脚2至脚9相连，芯片U43的四个脚2至脚5分别与芯片U46的脚4至脚1相连，芯片U43的四个脚6至脚9分别与芯片U47的脚4至脚1相连，芯片U43的脚19与芯片U49的脚13相连，芯片U43的脚1接地；芯片U43的脚11、脚12和脚13接地，芯片U43的脚14悬空；芯片U44的脚19接芯片U49的脚14，芯片U44的脚1接地；芯片U45的脚1接地，芯片U45的脚11接芯片U49的脚16，芯片U45的八个脚2至脚9分别与计算机并行接口电路4-2的八个端点K0至K7相连，芯片U45的脚19接芯片U49的脚5；芯片U46的脚11与芯片U47的脚11和芯片U49的脚12相连，芯片U46的脚12、脚13、脚16、脚7、脚8和脚9悬空，芯片U46的脚14、脚15和脚10接电源+Ec，芯片U46的四个脚17～脚20分别与计算机并行接口电路4-2的端点K0～端点K3相连，芯片U46的脚5、脚6接地；芯片U47的脚12～脚14和脚7～脚9都悬空，芯片U47的脚15、脚16、脚10接电源+Ec，芯片U47的四个脚17～脚20分别与计算机并行接口电路4-2的端点K4～端点K7相连；芯片U48的脚1与计算机并行接口电路4-2的端点R/W相连，芯片U48的脚2与芯片U49的脚2相连，芯片U48的脚3和脚5分别与计算机并行接口电路4-2的端点RUN和端点ARW相连，芯片U48的脚4与芯片U49的脚3相连，芯片U48的脚6和脚13分别与芯片U49的脚4和脚15相连，芯片U48的脚7接地，芯片U48的脚11和脚12相连，芯片U48的脚8、脚9和脚14悬空，芯片U48的脚10接芯片U50的脚1；芯片U49的脚1、脚6、脚7、脚8、脚9、脚11、脚19、脚18和脚17悬空；芯片U50的十四个脚11至脚14、脚17至脚19、脚2至脚4和脚7至脚10都悬空，芯片U50的脚15和脚16接电源+Ec，芯片U50的脚5和脚6接地，芯片U50的脚20接计算机并行接口电路4-2的端点BUSY。计算机并行接口电路4-2由插槽4-2-0和十二个接口电路4-2-1至接口电路4-2-12组成，端点R/W接电阻r1的一端、电阻r2的一端和电容C4-1的一端，电阻r1的另一端接电源+VCC，电容C4-1的另一端接地，电阻r2的另一端接插槽4-2-0的脚1，接口电路4-2-2至接口电路4-2-12的组成和内部连接关系与接口电路4-2-1相同，接口电路4-2-2至接口电路4-12-11的电阻r2的另一端分别接插槽4-2-0的脚14、脚2、脚3、脚4、脚5、脚6、脚7、脚8、脚9、脚17，接口电路4-12-12的r2的另一端接插槽4-2-0的脚11、脚12和脚13，插槽4-2-0的其余各脚悬空，芯片U40的型号是IDT7205，芯片U41的型号是74HC574，芯片U42的型号是74HC74，芯片U43的型号是74HC245，芯片U44的型号是74HC245，芯片U45的型号是74HC574，芯片U46的型号是74HCT1284，芯片U47的型号是74HCT1284，芯片U48的型号是GAL16V8，芯片U49的型号是GAL22V10，芯片U50的型号是74HCT1284，插槽4-2-0的型号是DB25。外设的计算机发出的信号经计算机并行接口电路4-2、芯片U45、芯片U41和芯片U40传送给采集和计算电路3，从采集和计算电路3传出的数据经芯片U40、芯片U44、芯片U43、芯片U46和芯片U47到计算机并行接口电路4-2后外传给外设的计算机，芯片U49产生并口工作时序，保证采集和计算电路3中的主控芯片3-1能够接到外设的计算机下发的命令，同时外设的计算机能够时时读取主控芯片3-1的采集数据。

Claims (6)

1、一种多通道大容量同步数据采集仪，其特征是它由数据采集电路、总线(2)、采集和计算电路(3)和通讯接口电路(4)组成，数据采集电路由若干片数据采集板(I)组成，每个数据采集板(I)由若干个前置通道(1)和采集控制电路(7)组成，每个前置通道(1)的输出端接总线(2)的一端，每片数据采集板(I)的采集控制电路(7)的输出端接该数据采集板中每个前置通道(1)的输入端，采集控制电路(7)的输入端接总线(2)的一端，总线(2)的另一端与采集和计算电路(3)的一个端口相连接，采集和计算电路(3)的另一端口与通讯接口电路(4)的一个端口相连接。

2、根据权利要求1所述的多通道大容量同步数据采集仪，其特征是前置通道(1)由强弱转换开关电路(1-1)、信号调理放大电路(1-2)、模拟滤波器(1-3)、模数转换器(1-4)、和数据锁存器(1-5)组成，采集控制电路(7)的四个输出端分别与强弱转换开关电路(1-1)、模拟滤波器(1-3)、模数转换器(1-4)和数据锁存器(1-5)的一个输入端相连接，强弱转换开关电路(1-1)的输出端接信号调理放大电路(1-2)的输入端，信号调理放大电路(1-2)的输出端接模拟滤波器(1-3)的另一个输入端，模拟滤波器(1-3)的输出端接模数转换器(1-4)的另一个输入端，模数转换器(1-4)的输出端接数据锁存器(1-5)的另一个输入端，数据锁存器(1-5)的另一端口接总线(2)的一端，采集控制电路(7)的输入端接总线(2)的另一端。

3、根据权利要求2所述的多通道大容量同步数据采集仪，其特征是强弱转换开关电路(1-1)由四个电阻(R0)～(R3)、四个二极管(D1)至(D4)、三个电容(CC1)至(CC3)、变阻器(W1)和转换开关芯片(U1)组成，信号输入端(SIN1)接电阻(R1)的一端，电阻(R1)的另一端接电阻(R0)的一端、二极管(D2)的正极、二极管(D3)的负极和芯片(U1)的脚2，电阻(R0)的另一端接地，二极管(D2)的负极连接二极管(D3)的正极并且接地，信号输入端(SIN2)连电阻(R2)的一端，电阻(R2)的另一端连接电阻(R3)的一端、二极管(D4)的正极、二极管(D1)的负极和芯片(U1)的脚8，二极管(D4)的负极连接二极管(D1)的正极并接地，电阻(R3)的另一端接变阻器(W1)的一端和变阻器(W1)的滑动触头，变阻器(W1)的另一端接地，芯片(U1)的脚3接地，芯片(U1)的脚4接电源(+Ec)和电容(CC1)的正极，电容(CC1)的负极接地，芯片(U1)的脚5接电源(+Ec)和电容(CC2)的正极，电容(CC2)的负极接地，芯片(U1)的脚7接电源(-Ec)和电容(CC3)的负极，电容(CC3)的正极接地，信号调理放大电路(1-2)由五个电阻(R4)至(R8)、四个电容(C1)至(C4)、电容(CC4)、电容(CC5)和集成运算放大器(U2)组成，电阻(R4)的一端连接芯片(U1)的脚1，电阻(R4)的另一端连集成运算放大器(U2)的同相输入端脚3和电容(C1)的一端，电容(C1)的另一端接地，集成运算放大器(U2)的反相输入端脚2连接电阻(R5)的一端、电容(C2)的一端和电阻(R6)的一端，电阻(R5)的另一端接地，电容(C2)的另一端与电阻(R6)的另一端和集成运算放大器(U2)的输出端脚6相连接，集成运算放大器(U2)的正电源端与电阻(R8)的一端、电容(C4)的一端和电容(CC4)的一端相连接，电阻(R8)的另一端与电源(+Ec)连接，电容(C4)的另一端连接电容(CC4)的另一端并接地，集成运算放大器(U2)的负电源端连接电阻(R7)的一端、电容(C3)的一端和电容(CC5)的一端，电阻(R7)的另一端接电源(-Ec)，电容(C3)的另一端和电容(CC5)的另一端接地，模拟滤波器(1-3)由滤波器芯片(U3)、电阻(R9)、电阻(R10)、变阻器(W2)、电容(CC6)、电容(CC7)和电容(C5)组成，芯片(U3)的脚1接地，芯片(U3)的脚2接集成运算放大器(U2)的输出端脚6，芯片(U3)的脚3和脚5接地，芯片(U3)的脚4接电容(CC6)的一端并且与电源(+Ec)相连接，电容(CC6)的另一端接地，芯片(U3)的脚7与脚14相连接，芯片(U3)的脚6、脚8和脚13悬空，芯片(U3)的脚9接变阻器(W2)的一端，变阻器(W2)的另一端接电阻(R9)的一端和变阻器(W2)的滑动触头，电阻(R9)的另一端接电阻(R10)的一端和电容(C5)的一端，电容(C5)的另一端接地，芯片(U3)的脚10接脚12并与电容(CC7)的一端和电源(-Ec)连接，电容(CC7)的另一端接地，模数转换器(1-4)由信号输出电路(1-4-1)和同步控制电路(1-4-2)组成，信号输出电路(1-4-1)由集成运算放大器(U4)、四个电阻(R11)至电阻(R14)、电容(C6)、电容(CC8)、电容(CC9)和变阻器(W3)组成，模拟滤波器(1-3)的电阻(R10)的另一端接集成运算放大器(U4)的反相输入端脚2，集成运算放大器(U4)的反相输入端接电容(C6)的一端和电阻(R11)的一端，电容(C6)的另一端接电阻(R11)的另一端和集成运算放大器(U4)的输出端脚6，集成运算放大器(U4)的同相输入端脚3通过电阻(R12)接地，集成运算放大器(U4)的脚7接电阻(R13)的一端、电容(CC8)的一端和变阻器(W3)的滑动触头，电阻(R13)的另一端接电源(+Ec)，电容(CC8)的另一端接地，集成运算放大器(U4)的脚4接电阻(R14)的一端和电容(CC9)的一端，电阻(R14)的另一端接电源(-Ec)，电容(CC9)的另一端接地，集成运算放大器(U4)的脚1接变阻器(W3)的一端，变阻器(W3)的另一端接集成运算放大器(U4)的脚5，同步控制电路(1-4-2)由模数转换芯片(U5)、电阻(R101)、电阻(R102)、三个电容(CC105)～电容(CC107)组成，电阻(R101)的一端连信号输出电路(1-4-1)的集成运算放大器(U4)的输出端脚6，电阻(R101)的另一端接电阻(R102)的一端和芯片(U5)的脚1，电阻(R102)的另一端接芯片(U5)的脚3和电容(CC106)的一端，电容(CC106)的另一端接芯片(U5)的脚2并且接地，芯片(U5)的脚4接电容(CC107)的一端，电容(CC107)的另一端接芯片(U5)的脚5并且接地，芯片(U5)的脚6接地，芯片(U5)的脚8连电容(CC105)的一端并接地，电容(CC105)的另一端接芯片(U5)的脚10和脚11并与电源(+Ec)连接，数据锁存器(1-5)由数据锁存芯片(U6)、芯片(U7)、电容(C103)和电容(C104)组成，芯片(U7)的八个脚(AD0)～脚(AD7)分别与芯片(U5)的八个脚(AD0～AD7)相连，芯片(U6)的八个脚(AD8)～脚(AD15)分别与芯片(U5)的八个脚(AD8)～脚(AD15)相连，芯片(U6)的脚10接地，芯片(U6)的脚11连接芯片(U7)的脚11和同步控制电路(1-4-2)的芯片(U5)的脚9，芯片(U6)的脚20连电容(C103)的一端并与电源(+Ec)连接，电容(C103)的另一端接地，芯片(U7)的脚10接地，芯片(U7)的脚20接电容(C104)的一端并与电源(+Ec)连接，电容(C104)的另一端接地，采集控制电路(7)由控制芯片(U11)、手动按钮(U12)、七个电阻(R201～R207)组成，芯片(U11)的脚1、脚2、七个脚13～脚19都悬空，芯片(U11)的脚12接地，芯片(U11)的脚20接强弱转换开关电路(1-1)的芯片(U1)的脚6和电阻(R207)的一端，电阻(R207)的另一端接电源(+Ec)，芯片(U11)的脚21接数据锁存器(1-5)的芯片(U6)的脚1、芯片(U7)的脚1和电阻(R206)的一端，电阻(R206)的另一端接电源(+Ec)，芯片(U11)的脚22接模拟滤波器(1-3)的芯片(U3)的脚11和电阻(R205)的一端，电阻(R205)的另一端接电源(+Ec)，芯片(U11)的脚23接同步控制电路(1-4-2)的芯片(U5)的脚7和电阻(R204)的一端，电阻(R204)的另一端接电源(+Ec)，芯片(U11)的脚24接电源(+Ec)，芯片(U11)的六个脚3～脚8接总线(2)的一端，芯片(U11)的脚9接芯片(U12)的脚(B0)和电阻(R203)的一端，芯片(U11)的脚10接芯片(U12)的脚(B1)和电阻(R202)的一端，芯片(U11)的脚11接芯片(U12)的脚(B2)和电阻(R201)的一端，电阻(R201)的另一端、电阻(R202)的另一端和电阻(R203)的另一端接地，芯片(U12)的六个脚1～脚6接电源(+Ec)，芯片(U12)的脚7、脚8和脚9悬空。

4、根据权利要求1所述的多通道大容量同步数据采集仪，其特征是采集和计算电路(3)由主控芯片(3-1)、电源接口电路(3-2)、复位电路(3-3)、仿真接口电路(3-4)、电平转换电路(3-5)、逻辑控制电路(3-6)、系统时间电路(3-7)、系统程序装载电路(3-8)和总线接口电路(3-9)组成，电源接口电路(3-2)的输出端口接主控芯片(3-1)的一个输入端口，复位电路(3-3)的输出端接主控芯片(3-1)的脚127，主控芯片(3-1)的脚41、脚42、脚141、脚142和脚144分别接逻辑控制电路(3-6)的输入端，主控芯片(3-1)的脚98、脚99、脚100、脚102、脚103分别接仿真接口电路(3-4)的输出端，主控芯片(3-1)的八个脚(A0～A7)和十六个脚(D0～D15)分别接电平转换电路(3-5)的一端，逻辑控制电路(3-6)的五个输出端分别与电平转换电路(3-5)的输入端、系统时间电路(3-7)的输入端、系统程序装载电路(3-8)的输入端、总线接口电路(3-9)的输入端和并行通讯接口电路(4-1)端相连接，电平转换电路(3-5)的另一个端口分别与系统时间电路(3-7)的一个端口、并行通讯接口电路(4-1)的一个端口、系统程序装载电路(3-8)和总线接口电路(3-9)的一个端口相连接，总线接口电路(3-9)的另一个端口与总线(2)的一端相连接。

5、根据权利要求4所述的多通道大容量同步数据采集仪，其特征是主控芯片(3-1)选用型号为TMS320VC33的DSP芯片。

6、根据权利要求1所述的多通道大容量同步数据采集仪，其特征是通讯接口电路(4)由先进先出数据存储器芯片(U40)、数据锁存器芯片(U41)、触发器芯片(U42)、八总线接收器芯片(U43)、八总线接收器芯片(U44)、数据锁存器芯片(U45)、接口驱动器芯片(U46)、接口驱动器芯片(U47)、逻辑译码器芯片(U48)、逻辑译码器芯片(U49)、接口驱动器芯片(U50)和计算机并行接口电路(4-2)组成，芯片(U40)的脚7、脚6、脚5、脚4、脚31、脚30、脚29和脚28分别与芯片(U41)的八个脚19至脚12相连，芯片(U40)的脚10、脚11、脚13、脚14、脚19、脚20、脚21、脚22分别与芯片(U44)的八个脚18至脚11相连，芯片(U40)的脚9、脚23和脚24分别与芯片(U43)的脚16、脚17和脚18相连，芯片(U40)的脚26接电源(+Ec)，芯片(U40)的脚16接地，芯片(U40)的脚18与芯片(U45)的脚18相连，芯片(U40)的脚25接芯片(U42)的脚4，芯片(U40)其它的脚悬空；芯片(U41)的五个脚2至脚6分别与芯片(U45)的五个脚17至脚13相连，芯片(U41)的脚11与芯片(U42)的脚3和芯片(U45)的脚12相连，芯片(U41)的脚1悬空，芯片(U41)的脚7、脚8和脚9接地；芯片(U42)的脚1接电源(+Ec)，芯片(U42)的脚2接地，芯片(U42)的脚6至脚14悬空，芯片(U42)的脚5接芯片(U43)的脚15；芯片(U43)的八个脚2至脚9分别与芯片(U44)的脚2至脚9相连，芯片(U43)的四个脚2至脚5分别与芯片(U46)的脚4至脚1相连，芯片(U43)的四个脚6至脚9分别与芯片(U47)的脚4至脚1相连，芯片(U43)的脚19与芯片(U49)的脚13相连，芯片(U43)的脚1接地，芯片(U43)的脚11、脚12和脚13接地，芯片(U43)的脚14悬空；芯片(U44)的脚19接芯片(U49)的脚14，芯片(U44)的脚1接地；芯片(U45)的脚1接地，芯片(U45)的脚11接芯片(U49)的脚16，芯片(U45)的八个脚2至脚9分别与计算机并行接口电路(4-2)的八个端点(K0)至(K7)相连，芯片(U45)的脚19接芯片(U49)的脚5；芯片(U46)的脚11与芯片(U47)的脚11和芯片(U49)的脚12相连，芯片(U46)的脚12、脚13、脚16、脚7、脚8和脚9悬空，芯片(U46)的脚14、脚15和脚10接电源(+Ec)，芯片(U46)的四个脚17～脚20分别与计算机并行接口电路(4-2)的端点(K0)～端点(K3)相连，芯片(U46)的脚5、脚6接地；芯片(U47)的脚12～脚14和脚7～脚9都悬空，芯片(U47)的脚15、脚16、脚10接电源(+Ec)，芯片(U47)的四个脚17～脚20分别与计算机并行接口电路(4-2)的端点(K4)～端点(K7)相连；芯片(U48)的脚1与计算机并行接口电路(4-2)的端点(R/W)相连，芯片(U48)的脚2与芯片(U49)的脚2相连，芯片(U48)的脚3和脚5分别与计算机并行接口电路4-2的端点(RUN)和端点(ARW)相连，芯片(U48)的脚4与芯片(U49)的脚3相连，芯片(U48)的脚6和脚13分别与芯片(U49)的脚4和脚15相连，芯片(U48)的脚7接地，芯片(U48)的脚11和脚12相连，芯片(U48)的脚8、脚9和脚14悬空，芯片(U48)的脚10接芯片(U50)的脚1；芯片(U49)的脚1、脚6、脚7、脚8、脚9、脚11、脚19、脚18和脚17悬空；芯片(U50)的十四个脚11至脚14、脚17至脚19、脚2至脚4和脚7至脚10都悬空，芯片(U50)的脚15和脚16接电源(+Ec)，芯片(U50)的脚5和脚6接地，芯片(U50)的脚20接计算机并行接口电路(4-2)的端点(BUSY)；计算机并行接口电路(4-2)由插槽(4-2-0)和十二个接口电路(4-2-1)至接口电路(4-2-12)组成，端点(R/W)接电阻(r1)的一端、电阻(r2)的一端和电容(C4-1)的一端，电阻(r1)的另一端接电源(+VCC)，电容(C4-1)的另一端接地，电阻(r2)的另一端接插槽(4-2-0)的脚(1)，接口电路(4-2-2)至接口电路(4-2-12)的组成和内部连接关系与接口电路(4-2-1)相同，接口电路(4-2-2)至接口电路(4-12-11)的电阻(r2)的另一端分别接插槽(4-2-0)的脚14、脚2、脚3、脚4、脚5、脚6、脚7、脚8、脚9、脚17，接口电路(4-12-12)的(r2)的另一端接插槽(4-2-0)的脚11、脚12和脚13，插槽(4-2-0)的其余各脚悬空。

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