CN110275141A - 基于sip技术的雷达信号处理电路、封装及实现方法 - Google Patents

基于sip技术的雷达信号处理电路、封装及实现方法 Download PDF

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Abstract

本发明公开一种基于SIP技术的雷达信号处理电路、封装及实现方法，本发明的思路是，采用4片DSP芯片均采用国产多核浮点FT‑M6678芯片与1片国产FPGA芯片的电路结构。基于SIP技术，是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能，拥有体积小、功耗低的电路芯片。本发明采用国产自主研发芯片，使得电路芯片的安全性能得到保证。通过SIP技术集成后的电路芯片，可应用于雷达信号处理系统中，对经过雷达回波预处理后的雷达回波数据的进行实时信号处理。

Description

基于SIP技术的雷达信号处理电路、封装及实现方法
技术领域
本发明属于电子技术领域，更进一步涉及雷达信号处理技术领域中的一种基于SIP(System In Package)技术的雷达回波信号处理电路、封装及实现方法。本发明可应用于雷达信号处理系统中，将雷达信号处理电路封装成电路芯片，可以实时的处理雷达输出的回波信号，进行雷达数据处理实现雷达定位与跟踪。
背景技术
随着雷达信号处理系统的功能越来越复杂，系统小型化、模块化成为了必然的要求。与此同时，对于小型化、高性能的元器件的需求也不断增加。但是，传统的雷达信号处理系统均采用PCB板卡进行设计，体积大，功耗高，而且国内的雷达信号处理系统所用到的部分高性能元器件多采用国外的芯片，长期处于受制与人的处境。因此需要一种统小型化、模块化的雷达信号电路芯片。
成都创信特电子技术有限公司在其申请的专利文献“国产化信号处理平台”(专利申请号201620925748.7，公开号CN 206162523 U)中公开了一种国产化信号处理平台。该平台主要包括L波段变频模块、中频信号接入处理卡、国产中央处理器主板和存储卡，所述中频信号接入处理板卡包括数模转换模块、模数转换模块和信号处理模块，其中信号处理模块主要由两片FPGA信号处理芯片和FPGA管理控制芯片组成，型号均为SMQ4VSX55。该处理平台存在的不足之处是，第一，信号处理模块由两片FPGA芯片组成，参数的设置和调整性差,难以进行浮点运算，造成信号处理精度的下降；第二，该平台中仍使用处理板卡进行雷达信号的处理，该处理板卡体积大、功耗高，难以用于空间受限的平台，不利于实现越来越复杂的雷达信号处理系统。第三，只实现部分国产化，仍采用部分国外芯片，不利于实现全国产化的雷达处理系统，然存在被他方利用的风险。
北京航空航天大学在其申请的专利文献“一种基于FPGA+多核DSP的PD雷达信号处理系统及其并行实现方法”(专利申请号201510411844.X，公开号CN 105045763 A)中公开了一种基于FPGA+多核DSP的PD雷达信号处理系统。该信号处理系统包括FPGA核心芯片及其外围最小系统电路、DSP芯片及其外围最小系统电路、千兆网络接口芯片、电源芯片和电平转换芯片。该系统信号处理部分由一片赛灵思公司的XC6VSX315T型号FPGA和一片德州仪器公司的TMS320C6678型号DSP组成。该雷达信号处理系统存在的不足之处是，第一，使用了一片DSP与一片FPGA作为信号处理模块，当面临大数据量的信号处理时，处理能力不足，需要多个处理模块协同处理；第二，选用的国外的高端处理芯片，存在后门设计，导致被他方利用带来雷达信号数据处理错误的问题。第三，采用PCB处理板卡进行设计，该处理板卡体积大，功耗高，不利于雷达处理系统化、集成化的实现，难以用于空间受限的平台。
发明内容
本发明的目的在于针对上述已有技术的不足，提出了一种基于SIP技术的雷达信号处理电路、封装及实现方法，解决了目前雷达处理机依赖国外高端器件所存在的安全性问题和使用PCB板卡进行设计，体积大、功耗高，难以用于空间受限的平台的问题。
为达到上述目的，本发明的思路是，本发明公开一种基于SIP技术的雷达信号处理电路、封装及实现方法，采用4片DSP芯片均采用国产多核浮点FT-M6678芯片与1片国产FPGA芯片的电路结构；基于SIP技术，是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能，拥有体积小、功耗低的电路芯片；采用全国产自主研发芯片，使得电路芯片的安全性能得到保证。通过SIP技术集成后的电路芯片，可应用于雷达信号处理系统中，对经过雷达回波预处理后的雷达回波数据的进行实时信号处理。
本发明的处理电路包含信号预处理数据接收模块、信号处理模块、时钟配置模块三大模块。
所述信号预处理数据接收模块，包括1片FPGA芯片和与其通过SPI总线连接的1片程序加载FLASH芯片。
所述信号预处理数据接收模块，用于接收脉压处理后的数据，将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片将脉压处理后的数据均分为4份后，分别传输到信号处理模块中的每片DSP芯片中。
所述信号处理模块包括位于FPGA芯片四周的4片DSP芯片，4片DSP芯片中的2片DSP芯片位于FPGA芯片左侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片位于FPGA芯片右侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片位于FPGA芯片上侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片中的2片DSP芯片位于FPGA芯片下侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片的每片DSP芯片通过SPI总线连接4片DDR3芯片和1片FLASH程序加载芯片。
所述信号处理模块，用于进行动目标显示处理，在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对4片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列，进行动目标检测处理，在信号处理模块中，采用动目标检测方法，4片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列，进行二维恒虚警处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，进行目标凝聚处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，回传目标一维数组，信号处理模块中的4片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中。
所述时钟配置模块包括5片时钟配置芯片，每个时钟配置芯片连接1片FPGA或1片DSP，用于配置DSP芯片和FPGA芯片时钟。
本发明的电路封装，采用系统级封装，对外封装形式为焊球阵列封装BGA，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，所述多层高密度带腔陶瓷电路基板为长方形，长方形基板的中间部分设有长宽相互对称的无顶长方形空腔，用于放置高度较高的裸芯片，将长方形空腔的底面称为第二层，将除去空腔的基板的上表面称为第一层，在基板第一层上安装和焊接时钟配置模块，在基板第二层上安装和焊接有信号预处理数据接收模块和信号处理模块。
本发明的电路实现方法的具体步骤如下：
(1)接收脉压处理后的数据：
将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片(34)将脉压处理后的数据均分为4份后，分别传输到信号处理模块中的每片DSP芯片中；
(2)进行动目标显示处理：
在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对4片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列；
(3)进行动目标检测处理：
信号处理模块采用动目标检测方法，4片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列；
(4)进行二维恒虚警处理：
信号处理模块采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列；
(5)进行目标凝聚处理：
信号处理模块采用目标凝聚处理方法，处理二维恒虚警处理后的频域信号序列，得到目标一维数组；
(6)回传目标一维数组：
信号处理模块中的4片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中。
本发明与现有技术相比具有以下优点：
第一，由于本发明的电路封装使用了4片多核浮点DSP芯片和FPGA芯片集成SIP电路芯片，克服了现有技术中采用PCB板卡进行设计，体积大、功耗高，难以用于空间有限的平台的问题，使得本发明的电路集成后的芯片体积小，功耗低，高集成化。
第二，由于本发明的电路中所有器件均为国产自主研发，克服了现有技术中依赖国外高端信号处理器件可能存在的后门设计，导致被他方利用带来雷达信号数据处理错误的问题，使得本发明保证雷达信号数据在传输过程不被他人窃取，提高了雷达信号数据的传输安全性能。
第三，由于本发明的方法在进行动目标显示处理、进行动目标检测处理、进行二维恒虚警处理、进行目标凝聚处理及回传目标一维数组时均采用4个DSP芯片并行处理，克服了现有技术中仅使用一片DSP与一片FPGA作为信号处理模块时，当面临大数据量的信号处理时，处理能力不足的问题，使得本发明能够使用多个处理模块协同处理，提高了雷达回波信号处理的速度。
附图说明
图1为本发明电路的电原理图；
图2为本发明电路集成位置示意图；
图3为本发明方法的流程图。
具体实施方式
下面结合附图对本发明做进一步的详细描述。
参照图1，对本发明的电路做进一步的详细描述。
本发明的电路包含信号预处理数据接收模块、信号处理模块、时钟配置模块三大模块。
所述信号预处理数据接收模块，包括一片FPGA芯片34和与其通过SPI总线连接的一片程序加载FLASH芯片13。
所述信号预处理数据接收模块，用于接收脉压处理后的数据，将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片34将脉压处理后的数据均分为四份后，分别传输到信号处理模块中的每片DSP芯片中。
所述信号处理模块，包括位于FPGA芯片34四周的四片DSP芯片，FPGA芯片34与四周的四片DSP芯片，通过SRIO高速总线相连，四片DSP芯片中的两片DSP芯片12、19位于FPGA芯片34左侧同列，通过PCIE高速串行总线接口相连，四片DSP芯片中的两片DSP芯片3、20位于FPGA芯片34右侧同列，通过PCIE高速串行总线接口相连，四片DSP芯片中的2片DSP芯片3、12位于FPGA芯片34上侧同行，通过SRIO高速串行总线接口相连，四片DSP芯片中的两片DSP芯片19、20位于FPGA芯片34下侧同行，通过SRIO高速串行总线接口相连，四片DSP芯片的每片DSP芯片通过SPI总线连接四片DDR3芯片和一片FLASH程序加载芯片。其中，第一片DSP芯片3连接四片DDR3芯片4、5、6、7和一片FLASH程序加载芯片2，第二片DSP芯片20连接四片DDR3芯片25、26、27、28和一片FLASH程序加载芯片33，第三片DSP芯片19连接四片DDR3芯片21、22、23、24和一片FLASH程序加载芯片17，第四片DSP芯片12连接四片DDR3芯片8、9、10、11和一片FLASH程序加载芯片15。
所述信号处理模块，用于进行动目标显示处理，在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对四片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列，进行动目标检测处理，在信号处理模块中，采用动目标检测方法，四片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列，进行二维恒虚警处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，进行目标凝聚处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，回传目标一维数组，信号处理模块中的四片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中。
所述时钟配置模块，包括五片时钟配置芯片，每个时钟配置芯片连接一片FPGA或一片DSP，其中FPGA芯片34与时钟配置芯片14相连，第一片DSP芯片3与时钟配置芯片1相连，第二片DSP芯片20与时钟配置芯片32相连，第三片DSP芯片19与时钟配置芯片18相连，第四片DSP芯片12与时钟配置芯片16相连。
所述时钟配置模块，用于配置DSP芯片和FPGA芯片时钟。
参见图2，对本发明的电路封装做进一步的详细描述。
图2为本发明电路集成位置示意图，也是多层高密度带腔陶瓷电路基板的顶视图。图2中，1代表第一片FLASH芯片，2代表第一片配置时钟芯片，3代表第一片DSP芯片，4代表第一片DSP芯片中第四片DDR3芯片，5代表第一片DSP芯片中第三片DDR3芯片，6代表第一片DSP芯片中第二片DDR3芯片，7代表第一片DSP芯片中第一片DDR3芯片，8代表第四片DSP芯片中第四片DDR3芯片，9代表第四片DSP芯片中第三片DDR3芯片，10代表第四片DSP芯片中第二片DDR3芯片，11代表第四片DSP芯片中第一片DDR3芯片，12代表第四片DSP芯片，13代表第三片配置时钟芯片，14代表第三片FLASH芯片，15代表第四片时钟配置芯片，16代表第四片FLASH芯片，17代表第五片时钟配置芯片，18代表第五片FLASH芯片，19代表第三片DSP芯片，20代表第二片DSP芯片，21代表第三片DSP芯片中第四片DDR3芯片，22代表第三片DSP芯片中第三片DDR3芯片，23代表第三片DSP芯片中第二片DDR3芯片，24代表第三片DSP芯片中第一片DDR3芯片，25代表第二片DSP芯片中第四片DDR3芯片，26代表第二片DSP芯片中第三片DDR3芯片，27代表第二片DSP芯片中第二片DDR3芯片，28代表第二片DSP芯片中第一片DDR3芯片，29代表基板上的焊盘，30代表金属引线，31代表金属焊结点，32代表第二片FLASH芯片，33代表第二片时钟配置芯片，34代表FPGA芯片，35代表长方形空腔基板第二层，36代表长方形陶瓷基板基板第一层。整体形成一个分层式的立体结构。
本发明是一种基于SIP技术的雷达信号处理电路封装，采用系统级封装，对外封装形式为焊球阵列封装BGA，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板36为长方形，长方形基板的中间部分设有长宽相互对称的无顶长方形空腔35，用于放置高度较高的裸芯片，将长方形空腔的底面称为第二层，将除去空腔的基板的上表面称为第一层，在基板第一层上安装和焊接时钟配置模块，在基板第二层上安装和焊接有信号预处理数据接收模块和信号处理模块。
本发明中各裸芯片经过上述合理的布局，通过共晶焊接技术焊接在多层高密度带腔陶瓷电路基板上，各裸芯片的引脚通过金属引线30与基板上的焊盘29实现电气连接，各焊盘之间通过基板上的内埋线路实现电气连接，整个芯片结构可靠稳定，抗震能力强。
参照图3，对本发明的方法做进一步的详细描述。
步骤1，接收脉压处理后的数据。
将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片34将脉压处理后的数据均分为四份后，分别传输到信号处理模块中的每片DSP芯片中。
步骤2，进行动目标显示处理。
在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对四片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列。
步骤3，进行动目标检测处理。
信号处理模块采用动目标检测方法，四片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列。
所述的动目标检测方法的步骤如下：
第1步，按照下述的快速傅氏变化FFT算法，从动目标显示处理后的时域信号序列中得到频域信号序列：
其中，X(k)表示频域信号序列中第k个频域信号，k表示频域信号序列中频域信号的序号，k＝0,1,2...N-1，N表示时域信号序列中时域信号的总数，n表示时域信号序列中时域信号的序号，x(n)表示时域信号序列中第n个时域信号，e表示以自然常数e为底的指数操作，j表示虚数单位符号，π表示圆周率。
第2步，用矩形滤波器对频域信号序列进行加窗处理，滤除旁瓣杂波，得到动目标检测处理后的频域信号序列，所述矩形滤波器是以频域信号序列中每个频域信号的中心点作为矩形滤波器的对称轴、以频域信号的宽度作为矩形滤波器的宽度。
步骤4，进行二维恒虚警处理。
在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列。
所述的二维恒虚警处理方法的步骤如下：
第1步，按照下式，计算频域信号序列中的每个频域信号的能量值：
其中，Wi表示频域信号序列中第i个频域信号的能量，π表示圆周率，∫表示积分操作，F(jw)表示频域信号序列中第i个频域信号的振幅，|·|表示取绝对值操作。
第2步，将频域信号序列中所有频域信号的能量值进行累加、求平均后的能量平均值作为检测门限值。
第3步，将频域信号序列中距离方向中超过门限值的频域信号，作为有目标频域信号，将频域信号序列中距离方向中未超过门限值的频域信号，作为无目标频域信号。
第4步，将频域信号序列中速度方向中超过门限值的频域信号，作为有目标频域信号，将频域信号序列中距离方向中未超过门限值的频域信号，作为无目标频域信号。
第5步，保留有目标频域信号保留，删除无目标频域信号，生成新的频域信号序列，得到二维恒虚警处理后的频域信号序列。
步骤5，进行目标凝聚处理。
在信号处理模块中，采用目标凝聚处理方法，处理二维恒虚警处理后的频域信号序列，得到目标一维数组。
所述的目标凝聚处理方法的步骤如下：
第1步，从二维恒虚警处理后的频域信号序列中提取一个未选过的有目标频域信号；
第2步，以所选的有目标频域信号为中心，选取其四个方位的各选一个有目标频域信号。
第3步，从四个方位的有目标频域信号中选取能量值最大的目标频域信号；
第4步，判断第一步所选有目标频域信号的能量值是否大于第三步中选取的目标频域信号的能量值，若是，则将所选有目标频域信号的速度、距离信息存放在目标一维数组中，否则，删除第一步所选有目标频域信号。
第5步，判断是否选完二维恒虚警处理后的频域信号序列中所有的有目标频域信号，若是，则执行本步骤的第6步，否则，执行本步骤的第1步；
第6步，得到目标凝聚处理后的目标一维数组。
步骤6，回传目标一维数组。
信号处理模块中的四片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中。

Claims (9)

1.一种基于SIP技术的雷达信号处理电路，包含信号预处理数据接收模块、信号处理模块、时钟配置模块三大模块；其特征在于；
所述信号预处理数据接收模块，包括1片FPGA芯片(34)和与其通过SPI总线连接的1片程序加载FLASH芯片(13)；
所述信号预处理数据接收模块，用于接收脉压处理后的数据，将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片(34)将脉压处理后的数据均分为4份后，分别传输到信号处理模块中的每片DSP芯片中；
所述信号处理模块，包括位于FPGA芯片(34)四周的4片DSP芯片，4片DSP芯片中的2片DSP芯片(12)、(19)位于FPGA芯片(34)左侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(3)、(20)位于FPGA芯片(34)右侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(3)、(12)位于FPGA芯片(34)上侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(19)、(20)位于FPGA芯片(34)下侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片的每片DSP芯片通过SPI总线连接4片DDR3芯片和1片FLASH程序加载芯片；
所述信号处理模块，用于进行动目标显示处理，在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对4片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列，进行动目标检测处理，在信号处理模块中，采用动目标检测方法，4片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列，进行二维恒虚警处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，进行目标凝聚处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，回传目标一维数组，信号处理模块中的4片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中；
所述时钟配置模块，包括5片时钟配置芯片，每个时钟配置芯片连接1片FPGA或1片DSP，用于配置DSP芯片和FPGA芯片时钟。
2.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的4片DSP芯片均采用多核浮点FT-M6678芯片。
3.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的16片数据存储芯片均采用SM4J256M16M的数据存储芯片。
4.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的5片程序加载芯片均采用SM25QU256MX的程序加载芯片。
5.一种基于SIP技术的雷达信号处理电路封装，采用系统级封装，对外封装形式为焊球阵列封装BGA，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘(29)，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板为长方形(36)，长方形基板的中间部分设有长宽相互对称的无顶长方形空腔(35)，用于放置高度较高的裸芯片，将长方形空腔的底面称为第二层，将除去空腔的基板的上表面称为第一层，在基板第一层上安装和焊接时钟配置模块，在基板第二层上安装和焊接有信号预处理数据接收模块和信号处理模块。
6.一种基于SIP技术的雷达信号处理电路实现方法，其特征在于，进行动目标显示处理、进行动目标检测处理、进行二维恒虚警处理、进行目标凝聚处理及回传目标一维数组；该方法的具体步骤如下：
(1)接收脉压处理后的数据：
将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片(34)将脉压处理后的数据均分为4份后，分别传输到信号处理模块中的每片DSP芯片中；
(2)进行动目标显示处理：
在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对4片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列；
(3)进行动目标检测处理：
信号处理模块采用动目标检测方法，4片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列；
(4)进行二维恒虚警处理：
信号处理模块采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列；
(5)进行目标凝聚处理：
信号处理模块采用目标凝聚处理方法，处理二维恒虚警处理后的频域信号序列，得到目标一维数组；
(6)回传目标一维数组：
信号处理模块中的4片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中。
7.根据权利要求6所述的基于SIP技术的雷达信号处理电路实现方法，其特征在于，步骤(3)中所述的动目标检测方法的步骤如下：
第一步，按照下述的快速傅氏变化FFT算法，从动目标显示处理后的时域信号序列中得到频域信号序列：
其中，X(k)表示频域信号序列中第k个频域信号，k表示频域信号序列中频域信号的序号，k＝0,1,2...N-1，N表示时域信号序列中时域信号的总数，，n表示时域信号序列中时域信号的序号，x(n)表示时域信号序列中第n个时域信号，e表示以自然常数e为底的指数操作，j表示虚数单位符号，π表示圆周率；
第二步，用矩形滤波器对频域信号序列进行加窗处理，滤除旁瓣杂波，得到动目标检测处理后的频域信号序列，所述矩形滤波器是以频域信号序列中每个频域信号的中心点作为矩形滤波器的对称轴、以频域信号的宽度作为矩形滤波器的宽度。
8.根据权利要求6所述的基于SIP技术的雷达信号处理电路实现方法，其特征在于，步骤(4)中所述的二维恒虚警处理方法的步骤如下：
第一步，按照下式，计算频域信号序列中的每个频域信号的能量值：
其中，Wi表示频域信号序列中第i个频域信号的能量，π表示圆周率，∫表示积分操作，F(jw)表示频域信号序列中第i个频域信号的振幅，|·|表示取绝对值操作；
第二步，将频域信号序列中所有频域信号的能量值进行累加、求平均后的能量平均值作为检测门限值；
第三步，将频域信号序列中距离方向中超过门限值的频域信号，作为有目标频域信号，将频域信号序列中距离方向中未超过门限值的频域信号，作为无目标频域信号；
第四步，将频域信号序列中速度方向中超过门限值的频域信号，作为有目标频域信号，将频域信号序列中距离方向中未超过门限值的频域信号，作为无目标频域信号。
第五步，保留有目标频域信号保留，删除无目标频域信号，生成新的频域信号序列，得到二维恒虚警处理后的频域信号序列。
9.根据权利要求6所述的基于SIP技术的雷达信号处理电路实现方法，其特征在于，步骤(5)中所述目标凝聚处理方法的步骤如下：
第一步，从二维恒虚警处理后的频域信号序列中提取一个未选过的有目标频域信号；
第二步，以所选的有目标频域信号为中心，选取其四个方位的各选一个有目标频域信号；
第三步，从四个方位的有目标频域信号中选取能量值最大的目标频域信号；
第四步，判断第一步所选有目标频域信号的能量值是否大于第三步中选取的目标频域信号的能量值，若是，则将所选有目标频域信号的速度、距离信息存放在目标一维数组中，否则，删除第一步所选有目标频域信号；
第五步，判断是否选完二维恒虚警处理后的频域信号序列中所有的有目标频域信号，若是，则执行第六步，否则，执行第一步；
第六步，得到目标凝聚处理后的目标一维数组。
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