CN110096007B - 基于sip技术的雷达回波信号采集电路芯片 - Google Patents

Abstract

本发明公开了一种基于SIP技术的雷达回波信号采集电路芯片，解决了传统的雷达回波信号采集PCB板卡尺寸大、功耗高、难以用于空间受限的平台的问题。本发明由金属外壳和多层高密度带腔陶瓷电路基板组成，基板上安装和焊接有信号采集模块、信号预处理模块和时钟配置模块。本发明采用SIP技术在多层高密度带腔陶瓷电路基板上集成了FPGA、ADC、PROM、DDR3的裸芯片，将雷达回波信号采集电路设计到一个封装里，在实现雷达回波信号采集功能的同时，缩小了电路的尺寸，提高了电路的信号完整性，降低了电路功耗。本发明将FPGA上闲置的I/O引脚作为用户I/O，具有可拓展性和灵活性。本发明可用于雷达信号处理系统中雷达回波信号的采集，实现雷达信号处理系统的小型化。

Description

基于SIP技术的雷达回波信号采集电路芯片

技术领域

本发明涉及电子技术领域，更进一步涉及雷达数字信号处理，具体是一种基于系统级封装SIP(System In Package)技术的雷达回波信号采集电路芯片，可应用于雷达信号处理系统中，实时的采集雷达输出的回波信号，进行模数转换。

背景技术

随着雷达信号处理系统的功能越来越复杂，系统小型化、模块化成为了必然的要求。与此同时，对于小型化、高性能的元器件的需求也不断增加。但是，传统的雷达信号处理系统均采用PCB板卡进行设计，体积大，功耗高，而且国内的雷达信号处理系统所用到的部分高性能元器件多采用国外的芯片，长期处于受制与人的处境。

成都市克莱微波科技有限公司在其公开的专利文献基于“FPGA的雷达信号实时采集系统”(专利申请号CN201720445470.8，公开号CN206696659U)中公开了一种基于FPGA的雷达信号实时采集系统，包括多路信号转换模块、双极性AD采集模块、FPGA模块以及存储器。其中多路信号转换模块设置有多路不同类型的信号输入端，其输出端与双极性AD采集模块输入端连接，双极性AD采集模块输出端与FPGA模块连接，FPGA模块设置有多路FIFO数据缓存器和控制器，多路FIFO数据缓存器分别连接数字信号处理器，数字信号处理器与存储器相连，控制器分别与多路FIFO数据缓存器和数字信号处理器相连，FPGA模块通过以太网接口电路连接上位机，能够同时匹配各种信号源，且具备实时采集的效果，不存在时间延时。该雷达信号实时采集系统尽管采用了许多集成度高的芯片，集成度有所提高，但是它仍使用单板设计，将所有的电路模块设计到一块PCB板上，使得该系统的集成度还是不够高，整个系统体积大、功耗高。

现有的雷达回波信号采集电路，多采用PCB板卡进行设计，体积大、功耗高，难以用于空间受限的平台。

发明内容

本发明的目的是针对现有技术的不足，提供了一种体积小、功耗低的基于SIP技术的雷达回波信号采集电路芯片。

本发明的具体技术方案如下：

本发明是一种基于SIP技术的雷达回波信号采集电路芯片，采用系统级封装，对外封装形式为BGA(焊球阵列封装)，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板为正方形，正方形基板的中间部分设有长宽相互对称的无顶长方形空腔，用于放置高度较高的裸芯片，将长方形空腔的底面称为第一层，将除去空腔的基板的上表面称为第二层，在基板第一层上安装和焊接有信号预处理模块，在基板第二层上安装和焊接有信号采集模块和时钟配置模块。

所述信号采集模块用于采集雷达回波信号，包括两片高速ADC采集芯片；第一片ADC芯片位于基板第二层的左上角，第二片ADC芯片位于基板第二层的左下角；所述信号预处理模块用于处理ADC芯片采集到的信号，包括一片FPGA、一片配置PROM、两片DDR3、4x高速串行总线接口以及用户I/O；FPGA位于基板第一层的正中间，配置PROM位于基板第一层的下方，第一片DDR3位于基板第一层的左上方，第二片DDR3位于基板第一层的右上方；所述时钟配置模块用于配置信号预处理模块和信号采集模块所需的时钟，包括第一时钟配置芯片A和第二时钟配置芯片B；第一时钟配置芯片A位于基板第二层右侧的中间位置，第二时钟配置芯片B位于基板第二层左侧的两片ADC芯片的中间。

FPGA与第一片ADC芯片通过JESD204B总线1相互连接，FPGA与第二片ADC芯片通过JESD204B总线2相互连接，FPGA与配置PROM通过SPI总线双向互联，FPGA与两片DDR3双向互联，第一时钟配置芯片A与FPGA双向互联，第一时钟配置芯片A与两片DDR3单向互联，第二时钟配置芯片B与FPGA双向互联，第二时钟配置芯片B与两片ADC芯片单向互联，各芯片的电气连接均通过基板上的焊盘和内埋线路实现。

本发明具有如下优点：

第一，本发明采用SIP技术，将FPGA、ADC、PROM、DDR3的裸芯片在多层高密度带腔陶瓷电路基板上进行了合理的布局，通过共晶焊接技术将各裸芯片焊接在电路基板上，通过电路基板上的内埋线路实现各裸芯片的电气连接，设计了雷达回波信号采集电路，与传统的雷达回波信号采集PCB板卡相比，功能相同，体积和重量却大幅缩小，而且可靠性更高，抗震能力更高。

第二，本发明采用SIP技术，将雷达回波信号采集电路中的多种芯片的裸芯片集成在一个有限的空间，使得各芯片之间的位置更加紧凑，实现芯片连接的互连线更短，电路中差分线的误差更小，提高了采集电路的信号完整性，由于互联线短，消耗在传输线的能量更少，从而也在一定程度上降低了采集电路的功耗。

第三，本发明中使用到的芯片均采用国产芯片，对于国内电子元器件技术和系统级封装技术的发展具有重要的意义。本发明预留了用户I/O，用于电路功能的拓展，具有灵活性。

附图说明

图1为本发明的内部裸芯片安装位置示意图，也是多层高密度带腔陶瓷电路基板的顶视图；

图2为本发明基于SIP技术的雷达回波信号采集电路芯片实施例的原理框图。

具体实施方式

为了更好的说明本发明的设计方案，下面结合附图和实施例对本发明作详细描述。

实施例1

随着电子技术的发展，电子系统的复杂度、集成度越来越高，对印刷电路板的体积、集成度和性能的要求也越来越高，为了提高电子系统的性能和集成度，就要求不断改善元器件的性能并研发新的封装技术。在现有的雷达回波信号采集电路中，多采用PCB板卡进行设计，体积大、功耗高，不易应用于空间受限的平台。针对此现状，本发明展开了研究与创新，提出一种基于SIP技术的雷达回波信号采集电路芯片。

本发明一种基于SIP技术的雷达回波信号采集电路芯片，采用系统级封装，对外封装形式为焊球阵列封装(BGA)，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接。参见图1，图1为本发明的内部裸芯片安装位置示意图，也是多层高密度带腔陶瓷电路基板的顶视图。图中，1-陶瓷基板，2-长方形空腔，3-DDR3_2，4-DDR3_1，5-ADC_1，6-第二时钟配置芯片B，7-ADC_2，8-FPGA，9-配置PROM，10-金属引线，11-第一时钟配置芯片A，12-基板上的焊盘，I-基板第一层，II-基板第二层。本发明的多层高密度带腔陶瓷电路基板为正方形，正方形基板的中间部分设有长宽相互对称的无顶长方形空腔，用于放置高度较高的裸芯片，将长方形空腔的底面称为第一层，将除去空腔的基板的上表面称为第二层，第一层在下，第二层在上，在基板第一层上安装和焊接有信号预处理模块，在基板第二层上安装和焊接有信号采集模块和时钟配置模块，整体形成一个分层式的立体结构。

参见图1，本发明的信号采集模块用于采集雷达回波信号，由两片高速ADC采集芯片ADC_1和ADC_2组成，ADC_1位于基板第二层的左上角，ADC_2位于基板第二层的左下角。本发明的信号预处理模块用于处理ADC芯片采集到的信号，包括一片FPGA、一片配置PROM、两片DDR3、4x高速串行总线接口以及用户I/O，本发明中FPGA位于基板第一层的正中间，即空腔的正中间位置，配置PROM位于基板第一层的下方，DDR3_1位于基板第一层的左上方，DDR3_2位于基板第一层的右上方，均位于空腔底部。本发明的时钟配置模块用于配置信号预处理模块和信号采集模块所需的时钟，包括第一时钟配置芯片A和第二时钟配置芯片B，第一时钟配置芯片A位于基板第二层右侧的中间位置，第二时钟配置芯片B位于基板第二层左侧的两片ADC芯片的中间。

本发明中各裸芯片经过合理的布局，通过共晶焊接技术焊接在多层高密度带腔陶瓷电路基板上，各裸芯片的引脚通过金属引线与基板上的焊盘实现电气连接，各焊盘之间通过基板上的内埋线路实现电气连接，整个芯片结构可靠稳定，抗震能力强。

图2是本发明基于SIP技术的雷达回波信号采集电路芯片的原理框图。参见图2，本发明的FPGA与ADC_1通过JESD204B总线1相互连接，FPGA与ADC_2通过JESD204B总线2相互连接，FPGA与配置PROM通过SPI总线双向互联，FPGA与两片DDR3双向互联，第一时钟配置芯片A与FPGA双向互联，第一时钟配置芯片A与两片DDR3单向互联，第二时钟配置芯片B与FPGA双向互联，第二时钟配置芯片B与两片ADC芯片单向互联，各芯片的电气连接均通过基板上的焊盘和内埋线路实现。

随着雷达在军事领域和民用领域的应用越来越广泛，应用的场合、环境越来越复杂，在保证雷达回波信号处理系统的性能的同时，对系统小型化的需求也越来越高，这就要求设计出更小封装的元器件，但是就目前的封装技术，很难在满足元器件性能的同时设计出更小的封装。雷达回波信号处理系统中必然需要雷达回波信号采集电路，现在的雷达回波信号采集电路多采用PCB板卡进行设计，由于对雷达回波信号采集电路性能的要求，很难再减小PCB板卡的体积。

SIP技术是将多种功能芯片的裸芯片组装集成在一起的一种封装方式，本发明采用了SIP技术，将雷达回波信号采集电路设计到一个封装里，与传统的雷达回波信号采集PCB板卡相比，功能相同，面积却只需要PCB的10％到20％左右，由于面积更小，互联线更短，所以其高频特性更好，同时，由于互联线短，消耗在传输线的能量更少，从而也在一定程度上节省了功耗，实现了降低功耗的作用。本发明可用于雷达信号处理系统中雷达回波信号的采集，实现雷达信号处理系统的小型化。

实施例2

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1，参见图2，本发明的信号预处理模块中的FPGA为整个雷达回波信号采集电路芯片的控制核心，它首先读取配置PROM中固化好的程序，对ADC、DDR3、时钟配置芯片以及用户I/O进行初始化，之后对ADC芯片采集到的数据做数字混频、低通滤波、信号抽取、匹配滤波，然后对匹配滤波后的数据进行缓冲、打包，进而将打包后的数据与4x高速串行总线接口进行速度匹配，最后通过FPGA的高速串行总线接口将打包后的雷达回波预处理后的数据进行传输。雷达回波信号的预处理是整个雷达信号处理的第一步，本发明利用FPGA的并行运算能力强的特点对雷达回波信号进行预处理，极大的提高了整个雷达回波信号处理的速度。本发明将FPGA上闲置的I/O引脚作为用户I/O，用于芯片的程序配置和电路的功能拓展，与现有的雷达回波信号采集电路相比，本发明预留有更多的I/O引脚用于电路的功能拓展。

实施例3

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1-2，参见图2，本发明的高速ADC采集芯片ADC_1对雷达回波信号的距离信息进行采集并转化为数字信号，然后将雷达回波距离信息的数字信号通过JESD204B总线1传输给FPGA。ADC_2对雷达回波信号的速度信息进行采集并转化为数字信号，然后将雷达回波速度信息的数字信号通过JESD204B总线2传输给FPGA。FPGA通过对雷达回波距离信息和速度信息的数字信号做脉冲压缩，得到距离向和方位向的脉压结果，从而得到目标的位置信息和速度信息。本发明采用高速ADC采集芯片，实现了对大宽带模拟信号采样，提高了雷达回波信号采集电路芯片的采样带宽。

实施例4

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1-3，参见图2，本发明的第一时钟配置芯片A与FPGA双向互联，与两片DDR3单向互联。FPGA通过控制总线1对第一时钟配置芯片A进行配置，外部时钟源经低速时钟端口进入第一时钟配置芯片A，经过第一时钟配置芯片A的转化后为FPGA提供系统时钟和高速串行总线接口时钟，为两片DDR3芯片提供工作时钟。本发明由于集成度高，使芯片内部时钟线短，受到的干扰更小，功耗小，信号质量更好，FPGA、DDR3和4x高速串行总线接口工作的更加稳定。

实施例5

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1-4，参见图2，本发明的第二时钟配置芯片B与FPGA双向互联，与两片ADC芯片单向互联。FPGA通过控制总线2对第二时钟配置芯片B进行配置，外部输入的ADC采样时钟经高速时钟端口进入第二时钟配置芯片B，经过第二时钟配置芯片B的转化后为两片ADC芯片以及相应的JESD204B总线提供工作时钟。本发明ADC的采样时钟和JESD204B总线时钟均为差分时钟，而芯片内部差分线的线宽和等长误差更小，使时钟的信号质量更好，使ADC的采样性能和JESD204B总线的传输性能更好。

实施例6

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1-5，参见图1，本发明的FPGA、ADC、DDR3、配置PROM、时钟配置芯片、4x高速串行总线接口以及用户I/O通过系统级封装集成于一个封装内，作为一个整体。本实施例的对外封装形式为BGA(焊球阵列封装)，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，封装尺寸为35mm×35mm×5mm，本发明根据对芯片的使用环境以及对芯片的功能要求可以对封装的结构进行调整，对封装内具体的芯片型号进行调整，随着封装技术的发展，封装尺寸也可以做的更小。

本发明将多种元器件的裸芯片集成在有限的空间内，在实现雷达回波信号采集功能的同时，缩小了雷达回波信号采集电路的尺寸，使电路中的互连线更短，差分线、等长线的误差更小，整个电路具有更高的信号完整性和更低的系统功耗。

实施例7

基于SIP技术的雷达回波信号采集电路芯片的总体构成同实施例1-6，参见图1，本发明的FPGA、ADC、配置PROM、DDR3、第一时钟配置芯片A和第二时钟配置芯片B的裸芯片均通过共晶焊接技术焊接到多层高密度带腔陶瓷电路基板上，然后采用引线键合技术与多层高密度带腔陶瓷电路基板上相应的焊盘连接，最后通过多层高密度带腔陶瓷电路基板上的内埋线路实现电气连接，提高了整个电路的可靠性和抗震能力。

参见图2，本发明基于SIP技术的雷达回波信号采集电路芯片上电后，FPGA读取配置PROM中固化好的程序，对ADC、DDR3、时钟配置芯片以及用户I/O进行初始化。ADC采样时钟经本发明的高速时钟端口进入第二时钟配置芯片B，再经第二时钟配置芯片B转化后为本发明雷达回波信号采集电路芯片内部的ADC采集芯片提供采样时钟，并为相应的JESD204B总线提供工作时钟。雷达回波信号从本发明的信号采集端口进入ADC采集芯片，ADC将采集到的模拟信号转换为数字信号并通过JESD204B总线将转化后的雷达回波数字信号传输给FPGA。外部时钟源经本发明的低速时钟端口进入第一时钟配置芯片A，再经第一时钟配置芯片A转化后为FPGA提供的系统时钟。FPGA对ADC采集到的雷达回波的数字信号做数字混频、低通滤波、信号抽取和匹配滤波，然后将匹配滤波后数据进行缓冲、打包，与高速串行总线接口进行速度匹配，最后将打包好的数据通过4x高速串行总线接口输出传输，用于后续的雷达回波信号处理。在雷达回波信号的预处理过程中，DDR3用于中间数据的缓冲。本发明设置了用户I/O，其中包括JTAG引脚和普通的I/O引脚，JTAG引脚用于芯片程序配置，普通的I/O引脚用于电路的功能拓展。

简而言之，本发明公开的一种基于SIP技术的雷达回波信号采集电路芯片，解决了传统的雷达回波信号采集PCB板卡尺寸大、功耗高、难以用于空间受限的平台的问题。本发明由金属外壳和多层高密度带腔陶瓷电路基板组成，基板上安装和焊接有信号采集模块、信号预处理模块和时钟配置模块。本发明采用SIP技术在多层高密度带腔陶瓷电路基板上集成了FPGA、ADC、PROM、DDR3的裸芯片，将雷达回波信号采集电路设计到一个封装里，在实现雷达回波信号采集功能的同时，缩小了电路的尺寸，提高了电路的信号完整性，降低了电路功耗。本发明将FPGA上闲置的I/O引脚作为用户I/O，具有可拓展性和灵活性。本发明可用于雷达信号处理系统中雷达回波信号的采集，实现雷达信号处理系统的小型化。

Claims (5)

1.一种基于SIP技术的雷达回波信号采集电路芯片，采用系统级封装，对外封装形式为焊球阵列封装，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板为正方形，正方形基板的中间部分设有长宽相互对称的无顶长方形空腔，用于放置高度较高的裸芯片，将长方形空腔的底面称为第一层，将除去空腔的基板的上表面称为第二层，在基板第一层上安装和焊接有信号预处理模块，在基板第二层上安装和焊接有信号采集模块和时钟配置模块；

所述信号采集模块用于采集雷达回波信号，包括两片高速ADC采集芯片，第一片ADC芯片位于基板第二层的左上角，第二片ADC芯片位于基板第二层的左下角；所述信号预处理模块用于处理ADC芯片采集到的信号，包括一片FPGA、一片配置PROM、两片DDR3、4x高速串行总线接口以及用户I/O；FPGA位于基板第一层的正中间，配置PROM位于基板第一层的下方，第一片DDR3位于基板第一层的左上方，第二片DDR3位于基板第一层的右上方；所述时钟配置模块用于配置信号预处理模块和信号采集模块所需的时钟，包括第一时钟配置芯片A和第二时钟配置芯片B；第一时钟配置芯片A位于基板第二层右侧的中间位置，第二时钟配置芯片B位于基板第二层左侧的两片ADC芯片的中间；

FPGA与第一片ADC芯片通过JESD204B总线1相互连接，FPGA与第二片ADC芯片通过JESD204B总线2相互连接，FPGA与配置PROM通过SPI总线双向互联，FPGA与两片DDR3双向互联，第一时钟配置芯片A与FPGA双向互联，第一时钟配置芯片A与两片DDR3单向互联，第二时钟配置芯片B与FPGA双向互联，第二时钟配置芯片B与两片ADC芯片单向互联，各芯片的电气连接均通过基板上的焊盘和内埋线路实现；

所述FPGA通过读取配置PROM中固化好的程序，首先完成ADC、DDR3、时钟配置芯片以及用户I/O的初始化，然后对ADC芯片采集到的数据进行预处理，包括数字下变频、脉冲压缩，在对ADC采集到的数据做预处理的过程中将中间数据在DDR3中缓存，最后将预处理后的雷达回波数据通过4x高速串行总线接口进行输出传输，用于之后的雷达回波信号处理；所述用户I/O为FPGA上闲置的引脚，用于芯片的程序配置和电路的功能拓展。

2.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述第一片ADC芯片对雷达回波信号的距离信息进行采集并转化为数字信号，然后将雷达回波距离信息的数字信号通过JESD204B总线1传输给FPGA进行预处理；所述第二片ADC芯片对雷达回波信号的速度信息进行采集并转化为数字信号，然后将雷达回波速度信息的数字信号通过JESD204B总线2传输给FPGA进行预处理。

3.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述第一时钟配置芯片A与FPGA双向互联，与两片DDR3单向互联；FPGA通过控制总线1对第一时钟配置芯片A进行配置，第一时钟配置芯片A以从低速时钟端口输入的外部时钟源为基准，经过FPGA的初始化配置后，为FPGA提供系统时钟和高速串行总线接口时钟，为两片DDR3提供工作时钟；所述第二时钟配置芯片B与FPGA双向互联，与两片ADC芯片单向互联；FPGA通过控制总线2对第二时钟配置芯片B进行配置，第二时钟配置芯片B以从高速时钟端口输入的ADC采样时钟为基准，经过FPGA的初始化配置后，为两片ADC芯片以及相应的JESD204B总线提供工作时钟。

4.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述FPGA、ADC、DDR3、配置PROM、时钟配置芯片、4x高速串行总线接口以及用户I/O通过系统级封装集成于封装内，对外封装形式为焊球阵列封装，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，封装尺寸为35mm×35mm×5mm。

5.根据权利要求1所述的一种基于SIP技术的雷达回波信号采集电路芯片，其特征在于，所述FPGA、ADC、配置PROM、DDR3、第一时钟配置芯片A和第二时钟配置芯片B的裸芯片均通过共晶焊接技术焊接到多层高密度带腔陶瓷电路基板上，然后采用引线键合技术与多层高密度带腔陶瓷电路基板上相应的焊盘连接，最后通过多层高密度带腔陶瓷电路基板上的内埋线路实现电气连接。

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