CN113534057B - 基于三维堆叠的mimo雷达微系统电路芯片 - Google Patents

Abstract

本发明属于雷达数字信号处理技术领域，具体公开了一种基于三维堆叠的MIMO雷达微系统电路芯片，采用系统级封装，内部基板为多层高密度陶瓷腔体基板，多层高密度陶瓷腔体基板的中间设有阶梯型空腔，阶梯型空腔的每个阶梯对应一层，每个阶梯面上设有焊盘；阶梯型空腔的底面为底层，其上安装有信号处理模块，阶梯形空腔的中间层和顶层安装有射频前端模块；本发明采用三维堆叠技术，将射频前端和信号处理集成于多层高密度陶瓷腔体基板，使得射频前端电路以芯片组的方式集成到微系统模块当中，降低了板块空间的使用，同时实现数字与模拟电路的有效隔离，且数字域的控制器能更好的对前端进行灵活配置。

Description

基于三维堆叠的MIMO雷达微系统电路芯片

技术领域

本发明涉及雷达数字信号处理技术领域，具体是一种基于三维堆叠的MIMO雷达微系统电路芯片，可应用于小型化MIMO雷达系统中。

背景技术

为了应对日益复杂的电磁干扰环境(强对抗、强干扰)，当前的雷达往往需要集成多频段、多传感器、主被动复合、分布式协同调用功能。在现阶段，各个功能模块都是相互独立设计的。功能模块一般都由天线、发射/接收模拟前端、频率源、信号处理等分立组件构成。随着功能不断增多，这种定制开发方法导致硬件规模不断膨胀，而且研制周期很长，不仅难以迅速满足MIMO雷达要求，还带来成本高昂、采购、测试和升级困难等问题。因此，要在资源受限的MIMO雷达平台上，如何确保设备小负荷、低功耗的前提下实现高复杂度的任务成为雷达系统丞待解决的一个难题。

发明内容

针对现有技术存在的问题，本发明的目的在于提供一种基于三维堆叠的MIMO雷达微系统电路芯片，本发明通过前端射频信道综合和数字基带综合技术实现MIMO雷达上电气电子设备小型化、模块化集成设计，从而大幅减少设备的软硬件规模。

为了达到上述目的，本发明采用以下技术方案予以实现。

基于三维堆叠的MIMO雷达微系统电路芯片，采用系统级封装，对外封装形式采用焊球阵列封装，且对外伸管脚，管壳结构封装外壳，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板的中间设有阶梯型空腔，所述阶梯型空腔的每个阶梯对应一层，由底层到最上层的腔体逐渐增大，每个阶梯面上设有焊盘；所述阶梯型空腔的底面为底层，该底层上安装有信号处理模块，所述阶梯形空腔的中间层和顶层安装有射频前端模块；

在接收信号时，所述射频前端模块用于从天线阵面和TR组件接收信号，并对接收信号做放大、下变频和滤波处理；在发射信号时，所述射频前端模块用于将信号处理模块输送过来的发射信号做二级上变频和功率放大处理；所述射频前端模块包含PA、LNA、混频器、滤波器组、本振、时钟；其中，滤波器组、本振和时钟源位于所述阶梯形空腔的中间层，PA、混频器和LNA位于所述阶梯形空腔的顶层；

在接收信号时，所述信号处理模块用于采集射频前端模块的下变频、滤波处理的信号；在发射信号时，所述信号处理模块用于将基带信号做一级上变频处理发射到所述射频前端模块；所述信号处理模块包含一片集成有8路ADC、8路DAC、ARM和FPGA的RFSoc芯片、两片DDR4和一片NOR FLASH；其中，所述RFSoc芯片倒装于基板的底层中间，两片DDR4分别放置在RFSoc的两边，且分别连接到RFSoc芯片的PL端和PS端的DDR控制端口，NOR FLASH将放在PS端的DDR4旁边用于连接RFSoc的配置IO端口；

RFSoc通过FPGA的IO端口组成控制协议总线与所述射频前端模块的PA、LNA、本振、滤波器组和时钟源连接。

进一步地，所述射频前端模块包含8路本振，所述8路本振对应的放在中间位置，滤波器组设置于本振的左边，时钟源设置于本振的右边。

进一步地，所述阶梯形空腔包含6层阶梯，从下往上，1～2层焊接所述信号处理模块，3～4层埋置滤波器组、本振和时钟源；5～6层安装PA、混频器和LNA；每一层芯片均设置于硅转接板上，且其与阶梯形空腔的各层阶梯面分别通过键合线连接。

更进一步地，设置于所述阶梯形空腔的顶层、中间层和底层的芯片分别通过硅通孔将部分连接点直接接触到相邻层；所述时钟源通过硅通孔直接将信号处理模块所需的时钟种类端口连接起来。

进一步地，所述信号处理模块中的ADC和DAC由ARM端配置采集模式，并通过axis协议总线将数据回传到FPGA中。

进一步地，各个芯片通过共晶焊接在多层高密度陶瓷腔体基板上，各个阶梯面上的焊盘之间通过基板上的内埋线路实现电气连接。

进一步地，所述多层高密度陶瓷腔体基板的底面接入半导体制冷器，用于整个微系统的散热处理。

与现有技术相比，本发明的有益效果为：

(1)本发明采用三维堆叠技术，将射频前端和信号处理集成于多层高密度陶瓷腔体基板，使得射频前端电路以芯片组的方式集成到微系统模块当中，降低了板块空间的使用，同时实现数字与模拟电路的有效隔离，且数字域的控制器能更好的对前端进行灵活配置。

(2)本发明中，数字部分采用具有6G的采样模拟带宽同时集成了AD的转换速率为5GS/s和DA的转换速率为10GS/s的8发8收通道的RFSoc，适合MIMO雷达的多个RF频段采样。

(3)本发明能够将射频前端模块灵活设置，将射频前端以旁路掉的方式，直接实现AD射频直采、DA直接射频输出，将模拟信号处理直接转到数字域，具有更高可编程性的解决方案，在降低系统的功耗同时更加灵活应用多场景的MIMO雷达模式。

附图说明

下面结合附图和具体实施例对本发明做进一步详细说明。

图1为本发明基于三维堆叠的MIMO雷达微系统电路芯片的系统框图；

图2为本发明的基于三维堆叠MIMO雷达的集成微系统的层次图；

图3为本发明的基板开腔嵌入芯片叠层体剖面图；

图4为本发明的综合配置时钟源系统框图。

具体实施方式

下面将结合实施例对本发明的实施方案进行详细描述，但是本领域的技术人员将会理解，下列实施例仅用于说明本发明，而不应视为限制本发明的范围。

随着新技术的发展，MIMO雷达系统更新换代对于现代技术的电子集成度提出了更高的要求，在同一射频前端实现多个工作频段的按需配置，在同一信号处理后端实现按任务需求实时切换，减小MIMO雷达平台的负荷、消除电磁干扰、满足“尺寸、重量和功率”(SWaP)需求。

针对上述现状，参考图1，本发明提供的一种基于三维堆叠的MIMO雷达微系统电路芯片，图1是本发明的基于MIMO的微系统集成新技术的原理框图。本发明中主要是分为两部分：射频前端模块和信号处理模块，该设置将模拟电路和数字电路相隔开，保证信号的完整性。其中信号处理模块中的FPGA通过对应的通信控制总线协议IO端口连接射频前端的PA、LNA、本振、和时钟源以及滤波器组的控制端口，信号处理中的ADC和DAC由ARM端配置采集模式，并通过axis协议总线将数据回传到FPGA处理分集。对于3D堆叠技术中芯片连接线的总数控制在一定的范围内，电气连接均可通过基板上焊盘、内埋线路和键合线跳到腔体各级中，实现电气的连接。其中配置在RFSoc的DDR4和NOR FLASH芯片也通过对应的并排堆叠的方式实现电气线路的连接。

采用3D(三维)堆叠技术的MIMO微系统集成电路芯片，采用系统级封装，对外伸管脚通过BGA(焊球阵列封装)形式引出，管壳结构封装外壳，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板的中间设有阶梯型空腔，所述阶梯型空腔的每个阶梯对应一层，由底层到最上层的腔体逐渐增大，每个阶梯面上设有焊盘；所述阶梯型空腔的底面为底层，该底层上安装有信号处理模块，所述阶梯形空腔的中间层和顶层安装有射频前端模块。内部芯片堆叠融合Flip-chip(倒装芯片)、TSV(硅通孔)、Bondwire(键合线)、LTCC/HTCC多层高密度陶瓷腔体基板将芯片嵌联结以及埋置无源器件，实现各模块、各功能、各器件管脚的电气互连。

参见图2为本发明的微系统内部射频前端和信号处理的模块的芯片堆叠示意图，也是各级腔体高密度陶瓷电路转接基板层次图。

本发明中的射频前端模块用于从天线阵面和TR组件接收回来的信号数据做放大和下变频、滤波处理，以及将信号处理模块发射信号数据做二级上变频和功率放大处理。由8路PA、8路LNA、8路混频器、8路本振、接收端滤波器组和时钟源组成，8路PA放在腔体的1～2层的左边，8路LNA位于腔体1～2层的右边，混频则放在8路PA和8路LNA的中间；接下来的3～4层腔体中，接收端的滤波器组摆放在左边，时钟源则摆放在右边基板上，对于提供载波信号的8路本振对应的放在中间位置，其中1～2层通过硅通孔技术将部分连接点直接接触到3～4层，将大大减少对应高速链路的延迟和电磁干扰。此外，时钟源也通过硅通孔技术直接将信号处理模块所需的时钟种类端口连接起来。

本发明中信号处理模块用于采集射频前端下变频、滤波处理的信号和将基带信号做一级上变频处理发射到射频前端。由一片集成了8路ADC和8路DAC、ARM和FPGA的RFSoc、两片DDR4和一片NOR FLASH组成，该模块中的所有芯片都将置于多级腔体的5～6层中，其中RFSoc的PL端DDR4将安装在其左边，PS端DDR4将摆放在右边以及还有NOR FLASH也放在基板的右边，将RFSoc倒装在基板的中间。

本发明中的各个芯片以及裸芯片经过合理的3D堆叠布局，通过共晶焊接技术在多级腔体陶瓷电路基板上，各芯片的管脚通过硅通孔、各层键合线以及基板上的焊盘实现互联，焊盘之间通过基板上的内埋线路实现电气的连接，整个芯片的堆叠结构稳定可靠，抗震能力强。

随着MIMO雷达在军事领域的应用越来越广泛，应用的场合针对多功能与模块化、低成本与小型化，以及高可靠的要求，这就要保证MIMO雷达具备高性能实时处理与控制能力的需求，则对于先进的集成技术提出了更高的挑战。

本发明是基于MIMO的集成微系统的新技术，在为减低前端TR组件的庞大设计的冗余量，将前端射频电路中的PA、LNA、本振、混频器以及滤波器通过先进的3D堆叠集成技术实现小型化多功能的灵活可配置的微系统，大大减轻了原来MIMO雷达的系统空间布局。更具有意义的是，集成度越高，性能大大的提升，相对应的功耗也是很好得到控制。是由于减少了面积的使用，使得中间连接线更短，高频线路的特性得到优化，线路上消耗的功率更少，从而一定程度上满足了低功耗的作用。而将前端射频与信号处理模块融合在一起，更使得MIMO雷达实现了真正的一体化集成，能够根据各项任务目标，在功能、频率等方面对融合的射频前端进行调度，在接收带宽、接收增益、采样模式、基带发射信号形式、发射功率、发射带宽等环节的自主搭配要求。

实施例2

基于三维堆叠的MIMO雷达微系统芯片，有效的将射频前端和信号处理模块结合，总体结构同实施例1，参见图1，本发明的信号处理模块中具有6G的采样模拟带宽，同时集成了AD的转换速率为5GS/s和DA的转换速率为10GS/s的8发8收通道的RFSoc，自带DDC(下变频器)、DUC(上变频器)、抽取器、插值器和NCO(数字可控振荡器)，可以直接在数字端做一级上变频就可以满足一般MIMO的雷达要求，从而可以将射频前端模块对应的芯片做旁路处理，达到功耗进一步的降低。又或是降低前端射频的PA的高带宽要求，在信号处理模块做完一级上变频处理后，再在射频前端模块进行二级变频，保证前端的PA满足一定的线性范围内工作，防止PA的失真度。

接收端同理，射频前端模块进行一级下变频处理，再在信号处理端使用数字下变频做二级处理，进一步选取对应的抽取滤波，降低数据率再做处理，这些都具有专用的资源而不占用FPGA其他资源，极大的提高了整个链路的数据处理能力，为预留其他预处理模块提供更多的资源，功能模块也得到大大的拓展。

实施例3

本发明中，参见图1，信号处理模块不再采用分立的ADC、DAC加FPGA的架构，而是直接将ADC、DAC、ARM和FPGA集成在一起，采集到的信号数据直接通过axis通用的总线送入到FPGA，减少了之前的JESD204B的总线接口开支，不仅满足大带宽、高采样率的模拟信号采样和发射，还满足用更低的功耗实现更高的性能模式，采用该器件相较之前削减了50-75％的功耗和封装尺寸，同时无需再使用JESD204B IP核和串行收发器资源，大大缩短了开发周期。

实施例4

本发明中，参见图1，信号处理模块集成了自主重新封测的大容量DDR4裸芯，一片裸芯的容量可达4GB，同时在PL端和PS端挂载两颗，总容量达到8GB，免去了外部再重新安装储存芯片的电路需求。同时通过先进的集成技术，使得DDR4的工作频率能达到2666MHz，满足在高采样率、高带宽的采集数据回传和发射速率的要求，提高了MIMO雷达的整体性能需求。

实施例5

本发明中，参见图1和图4，时钟源统一分发到本振、ADC、DAC、ARM、FPGA、DDR、NORFLASH等器件的时钟端口，满足雷达的时钟同源准则，同时减少了时钟网络的布局。而且时钟源还能通过FPGA的总线协议端口控制配置，根据任务需求实际配置。本发明由于集成度高，使得微系统内部时钟线短，受到的干扰更小，功耗更低，信号的质量更好，FPGA、ARM、DDR4、ADC和DAC、本振等模块的信号完整性能更加稳定可靠。

虽然，本说明书中已经用一般性说明及具体实施方案对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (7)

1.基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，采用系统级封装，对外封装形式采用焊球阵列封装，且对外伸管脚，管壳结构封装外壳，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板的中间设有阶梯型空腔，所述阶梯型空腔的每个阶梯对应一层，由底层到最上层的腔体逐渐增大，每个阶梯面上设有焊盘；所述阶梯型空腔的底面为底层，该底层上安装有信号处理模块，所述阶梯形空腔的中间层和顶层安装有射频前端模块；

在接收信号时，所述射频前端模块用于从天线阵面和TR组件接收信号，并对接收信号做放大、下变频和滤波处理；在发射信号时，所述射频前端模块用于将信号处理模块输送过来的发射信号做二级上变频和功率放大处理；所述射频前端模块包含PA、LNA、混频器、滤波器组、本振、时钟；其中，滤波器组、本振和时钟源位于所述阶梯形空腔的中间层，PA、混频器和LNA位于所述阶梯形空腔的顶层；

在接收信号时，所述信号处理模块用于采集射频前端模块的下变频、滤波处理的信号；在发射信号时，所述信号处理模块用于将基带信号做一级上变频处理发射到所述射频前端模块；所述信号处理模块包含一片集成有8路ADC、8路DAC、ARM和FPGA的RFSoc芯片、两片DDR4和一片NOR FLASH；其中，所述RFSoc芯片倒装于基板的底层中间，两片DDR4分别放置在RFSoc的两边，且分别连接到RFSoc芯片的PL端和PS端的DDR控制端口，NOR FLASH将放在PS端的DDR4旁边用于连接RFSoc的配置IO端口；

RFSoc通过FPGA的IO端口组成控制协议总线与所述射频前端模块的PA、LNA、本振、滤波器组和时钟源连接。

2.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述射频前端模块包含8路本振，所述8路本振对应的放在中间位置，滤波器组设置于本振的左边，时钟源设置于本振的右边。

3.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述阶梯形空腔包含6层阶梯，从下往上，1～2层焊接所述信号处理模块，3～4层埋置滤波器组、本振和时钟源；5～6层安装PA、混频器和LNA；每一层芯片均设置于硅转接板上，且其与阶梯形空腔的各层阶梯面分别通过键合线连接。

4.根据权利要求3所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，设置于所述阶梯形空腔的顶层、中间层和底层的芯片分别通过硅通孔将部分连接点直接接触到相邻层；所述时钟源通过硅通孔直接将信号处理模块所需的时钟种类端口连接起来。

5.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述信号处理模块中的ADC和DAC由ARM端配置采集模式，并通过axis协议总线将数据回传到FPGA中。

6.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，各个芯片通过共晶焊接在多层高密度陶瓷腔体基板上，各个阶梯面上的焊盘之间通过基板上的内埋线路实现电气连接。

7.根据权利要求1-6任一项所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述多层高密度陶瓷腔体基板的底面接入半导体制冷器，用于整个微系统的散热处理。