CN219610435U - 基于SiP技术的低速数据采集处理控制芯片 - Google Patents

Abstract

本实用新型公开一种基于SiP技术的低速数据采集处理控制芯片，包括一片FPGA裸芯、多片AD成品芯片、一片Flash裸芯、一片双电源总线收发器裸芯和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，内部通过基板互联方式集成为SiP芯片。优点，本实用新型芯片，已集成了FPGA处理器、AD芯片、FLASH、双电源总线收发器等，用户在板级减少了外设的额外配置，有效节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性。

Description

基于SiP技术的低速数据采集处理控制芯片

技术领域

本实用新型涉及数据采集与控制、数字信号处理等芯片技术领域，具体为一种基于SiP技术的低速数据采集处理控制芯片。

背景技术

随着电子装备迅速向短、小、轻、薄和高可靠、高性能、低成本的方向发展，数据采集、处理及控制系统小型化、模块化的需求越来越迫切。因此，迫切需要采用多芯片组件技术，通过把微处理器、AD/DA和接口等IC在高密度多层互联基板上互连组装，构成功能完善、高可靠的电子组件系统，实现数据采集、处理及控制系统的小型化和高密度集成。

目前市面上现有的集数据采集、处理及控制于一体的系统大多采用CPU/DSP/FPGA+AD/DA+接口芯片的方式来实现，均为分离器件设计方案，当数据采集通道较多时，板卡整体面积大、集成度低、抗电磁干扰难度大。

因此，对于数据速率要求不高但空间要求比较严苛的控制系统，亟需一种基于SiP技术的高集成度、多通道数据采集、处理及控制芯片，能够切实有效节约嵌入式板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化及高可靠性。

实用新型内容

本实用新型提出一种基于SiP技术的低速数据采集处理控制芯片，包括一片FPGA裸芯、多片AD成品芯片、一片Flash裸芯、一片双电源总线收发器裸芯和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，内部通过基板互联方式集成为SiP芯片；

FPGA裸芯通过RDL转换成Flipchip结构，采用基于芯片凸点的FC倒装焊接工艺连接到基板，FPGA裸芯分别与多片AD成品芯片连接，用于低速模拟数据采集，相关信号仅做内部互联，不引出至芯片外部；多片AD成品芯片以及若干阻容分立器件都采用SMT方式，通过锡膏焊直接焊接到基板上实现信号互连；

FPGA裸芯连接Flash裸芯，用于FPGA配置加载，FPGA裸芯连接双电源总线收发器裸芯，用于电平转换以及驱动，Flash裸芯和双电源总线收发器裸芯采用Wirebond方式连接到基板。

本实用新型芯片，基于FC、WB、SMT等SiP技术实现了FPGA及AD数据采集的单芯片高度集成。嵌入式板卡上采用该数据采集处理控制芯片可有效节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性。

本实用新型芯片，采用RDL方式预先将FPGA裸芯封装转换成Flipchip结构，采用FC倒装焊接工艺焊接到基板；Flash裸芯以及双电源总线收发器裸芯PAD数量较少，采用Wirebond方式连接到基板，占用面积较少；多颗AD芯片为QFN形式封装的成品芯片，和阻容元件一样都采用SMT方式，通过锡膏焊直接焊接到基板上实现信号互连。

对本实用新型技术方案的进一步优选，所有裸芯及成品芯片采用平铺结构，采用PBGA封装方式实现SiP芯片的整体封装。所有裸芯及成品芯片采用平铺结构，能够有效降低SIP热设计难度，提高成品良率；SIP顶部结构采用传统的塑料包封方式，可以实现更小的封装面积、更小的封装厚度以及更低的封装成本。

对本实用新型技术方案的进一步优选，多片AD成品芯片的模拟输入管脚引出至SiP芯片外部，用于数据采集通道的输入；多片AD成品芯片的数字部分连接至FPGA裸芯用于数据采集，相关信号仅做内部互联，不引出至SiP芯片外部。

本实用新型与现有技术相比，其有益效果是：

1、本实用新型芯片，已集成了FPGA处理器、AD芯片、FLASH、双电源总线收发器等，用户在板级减少了外设的额外配置，有效节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性。

2、本实用新型芯片，封装结构为塑料包封平铺结构的PBGA封装，具有更小的封装尺寸、更低的封装成本以及更高的产品良率。

附图说明

图1是本实施例的基于SiP技术的低速数据采集处理控制芯片的原理架构示意图；

图2是本实施例的基于SiP技术的低速数据采集处理控制芯片的封装结构腔体布局示意图；

图3是本实施例的基于SiP技术的低速数据采集处理控制芯片的仰视图；

图4是本实施例的基于SiP技术的低速数据采集处理控制芯片的侧视图；

图5是本实施例的基于SiP技术的低速数据采集处理控制芯片的俯视图；

附图说明：1-FPGA裸芯，2-第一AD成品芯片，3-第二AD成品芯片，4-第三AD成品芯片，5-Flash裸芯，6-双电源总线收发器裸芯，7-阻容分立器件。

具体实施方式

下面对本实用新型技术方案进行详细说明，但是本实用新型的保护范围不局限于所述实施例。

为使本实用新型的内容更加明显易懂，以下结合附图1-附图5和具体实施方式做进一步的描述。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

如图1所示，本实施例系一种基于SiP技术的低速数据采集处理控制芯片，以一片FPGA裸芯1、三片AD成品芯片，第一AD成品芯片2、第二AD成品芯片3、第三AD成品芯片4、 一片Flash裸芯5、一片双电源总线收发器裸芯6和若干阻容分立器件7，构成的低速数据采集处理控制芯片为例，做进一步的描述。

如图2所示，一片FPGA裸芯1位于SIP芯片左下区域，三片AD成品芯片并列分布SIP芯片右侧区域，一片Flash裸芯5位于FPGA裸芯1的右上侧区域，一片双电源总线收发器裸芯6位于位于FPGA裸芯1的左上侧区域。

本实施例中，基于SiP技术的低速数据采集处理控制芯片，内部FPGA裸芯1需通过RDL转换成Flipchip结构，采用基于芯片凸点的FC倒装焊接工艺连接到基板，Flash裸芯5和双电源总线收发器裸芯6采用Wirebond方式连接到基板，三片AD成品芯片采用SMT方式焊接到基板。本实施例中提及的FC倒装焊接工艺及Wirebond工艺，均为本领域技术人员的已知技术。

如图1和2所示，FPGA裸芯1在芯片内部连接三片AD成品芯片，用于低速通道的数据采集。FPGA裸芯1优选采用高云微电子销售的型号为GW2A-18K裸芯，AD成品芯片优选ADI公司销售的型号AD7387BCPZ芯片，4通道，内置2.5 V基准源，14位精度，序列工作模式下单通道采样率1MSPS，信噪比84dB。

如图1所示，FPGA裸芯1连接Flash裸芯5，用于FPGA程序加载。Flash裸芯5优选国产的海威华芯销售的HHD25Q64裸芯，存储容量64Mb，供电电压为3.3V。

如图1所示，FPGA裸芯1在芯片内部连接1片双电源总线收发器裸芯6，一侧电源为FPGA使用的3.3V IO电压，一侧电源为用户自定义的接口电压，支持最大数据位宽16位，用于电平转换和驱动。

如图1、2、3、4和5所示，本实施例的基于SiP技术的低速数据采集处理控制芯片封装结构，采用PBGA封装方式，芯片尺寸11mm*11mm；低速数据采集处理控制芯片封装结构底部结构包括169个信号ball，直径0.45mm，pitch间距0.8mm。外形尺寸与公差见如下表1。

表1：外形尺寸与公差

单位为毫米

本实用新型未涉及部分均与现有技术相同或可采用现有技术加以实现。

如上所述，尽管参照特定的优选实施例已经表示和表述了本实用新型，但其不得解释为对本实用新型自身的限制。在不脱离所附权利要求定义的本实用新型的精神和范围前提下，可对其在形式上和细节上作出各种变化。

Claims (3)

1.一种基于SiP技术的低速数据采集处理控制芯片，其特征在于，包括一片FPGA裸芯（1）、多片AD成品芯片、一片Flash裸芯（5）、一片双电源总线收发器裸芯（6）和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，内部通过基板互联方式集成为SiP芯片；

FPGA裸芯（1）通过RDL转换成Flipchip结构，采用基于芯片凸点的FC倒装焊接工艺连接到基板，FPGA裸芯（1）分别与多片AD成品芯片连接，用于低速模拟数据采集，相关信号仅做内部互联，不引出至芯片外部；多片AD成品芯片以及若干阻容分立器件都采用SMT方式，通过锡膏焊直接焊接到基板上实现信号互连；

FPGA裸芯（1）连接Flash裸芯（5），用于FPGA配置加载，FPGA裸芯（1）连接双电源总线收发器裸芯（6），用于电平转换以及驱动，Flash裸芯（5）和双电源总线收发器裸芯（6）采用Wirebond方式连接到基板。

2.根据权利要求1所述的基于SiP技术的低速数据采集处理控制芯片，其特征在于，所有裸芯及成品芯片采用平铺结构，采用PBGA封装方式实现SiP芯片的整体封装。

3.根据权利要求1所述的基于SiP技术的低速数据采集处理控制芯片，其特征在于，多片AD成品芯片的模拟输入管脚引出至SiP芯片外部，用于数据采集通道的输入；多片AD成品芯片的数字部分连接至FPGA裸芯用于数据采集，相关信号仅做内部互联，不引出至SiP芯片外部。