CN216719092U - 一种基于SiP技术的高效能PSoC芯片及其封装结构 - Google Patents

Abstract

本实用新型公开了一种基于SiP技术的高效能PSoC芯片及其封装结构，PSoC芯片包括处理器裸芯、多片DDR裸芯、多片Flash裸芯、双电源总线收发器裸芯、电源芯片和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，可节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化；一种PSoC芯片封装结构，采用EHS‑FCBGA封装方式，包括散热盖，散热盖的四周边沿处为第一粘接区域，散热盖上在对应裸芯的位置处内凹形成异形槽，散热盖采用平铺布局的异型stamp方式，既减少了芯片尺寸，又兼顾粘接强度和散热性能。

Description

一种基于SiP技术的高效能PSoC芯片及其封装结构

技术领域

本实用新型涉及数字信号处理与控制芯片技术领域，具体为一种基于SiP技术的高效能PSoC芯片。

背景技术

随着电子装备迅速向短、轻、小、薄和高可靠、高性能、高速、低成本的方向发展，处理以及控制系统小型化、模块化的需求越来越迫切。因此，迫切必要对采用多芯片组件技术，通过把微处理器、FPGA、存储器和接口等IC在高密度多层互联基板上互连组装，构成功能完善、高可靠的电子组件系统，实现处理以及控制系统的小型化和高密度集成。

目前市面上现有的集处理、控制及存储于一体的系统大多采用MCU控制器 +FPGA+存储的架构或直接采用含ARM处理器的FPGA外扩存储的方式来实现，均为分离器件设计方案，整体面积大、集成度低、抗电磁干扰难度大。

因此，亟需一种基于SiP技术的高效能PSoC芯片，采用可编程化的混合讯号阵列架构，有效节约嵌入式板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性，兼顾FPGA可编程化的硬件加速处理功能，又拥有MCU灵活的控制管理功能。

实用新型内容

本实用新型提出一种基于SiP技术的高效能PSoC芯片，采取的技术方案如下：

一种基于SiP技术的高效能PSoC芯片，包括一片处理器裸芯、多片DDR裸芯、多片Flash裸芯、一片双电源总线收发器裸芯、一片电源芯片和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体；处理器裸芯分别与多片DDR裸芯连接，处理器裸芯内的处理系统PS连接一部分DDR裸芯用于软件应用缓存，相关信号仅做内部互联，不引出至PSoC芯片外部；处理器裸芯内的可编程逻辑系统PL连接另一部分DDR裸芯用于硬件逻辑缓存，相关信号仅做内部互联，不引出至PSoC芯片外部；处理器裸芯分别与多片Flash裸芯连接，处理器裸芯内的处理系统PS连接一部分Flash裸芯用于程序加载，相关信号不仅做内部互联，还引出至PSoC芯片外部，用于加载配置；处理器裸芯内的可编程逻辑系统PL连接一部分Flash裸芯用于参数存储，处理器裸芯的相关信号仅做内部互联，不引出至PSoC芯片外部；处理器裸芯与双电源总线收发器裸芯连接用于电平转换以及驱动，处理器裸芯与电源芯片连接，电源芯片与多片DDR裸芯连接。

本实用新型PSoC芯片，基于RDL、SMT、FC等SiP技术实现带ARM的FPGA 及其片上存储的单芯片高度集成。嵌入式板卡上采用该高效能PSoC芯片可有效节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性。

对本实用新型技术方案的优选，处理器裸芯本身进行FC倒装工艺，DDR裸芯、Flash裸芯以及双电源总线收发器裸芯通过RDL技术将Wire Bond引线键合工艺转化为FC倒装工艺，使得高效能PSoC芯片内所有裸芯由FC和Wire Bond混合工艺转换成FC单一结构。PSoC芯片内部集成电路裸芯均为基于芯片凸点的FC倒装焊接工艺，既避免了WireBond打线工艺较难控制信号阻抗的缺点，也降低了基板和封装生产难度。

对本实用新型技术方案的优选，PSoC芯片内DDR裸芯和Flash裸芯围着处理器裸芯的四周布置，且多片DDR裸芯左右分布在处理器裸芯的两侧，且布置在基板的中上部靠近处理器裸芯对应的信号PAD位置处。

对本实用新型技术方案的优选，PSoC芯片内两侧DDR裸芯的布置区域均向基板的两侧外扩一定距离。两侧DDR裸芯区域均外扩至矩形散热盖区域，既兼顾芯片大小，又充分考虑DDR基板走线空间。

本实用新型进一步公开了一种基于SiP技术的高效能PSoC芯片封装结构，采用EHS-FCBGA封装方式，包括散热盖，散热盖的四周边沿处为第一粘接区域，散热盖上在对应裸芯的位置处内凹形成异形槽，异形槽的深度等于RDL后最高裸芯的竖直高度和导热胶厚度两者之和；异形槽的槽底设置用于替代槽底与其他裸芯顶面之间导热胶的凸台。

对本实用新型技术方案的优选，散热盖上在中下部的左右侧各增设一块第二粘接区域。第二粘接区域外扩至基板阻容空白区域，弥补了因DDR裸芯布局外扩而引起的散热盖区域减小问题，增加了粘接强度。

本实用新型与现有技术相比的有益效果是：

1、本实用新型芯片，已集成了处理器、DDR及其LDO电源芯片和端接电阻、FLASH、双电源总线收发器等，用户在板级减少了外设的额外配置，有效节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化、高可靠性。

2、本实用新型芯片，从存储器裸芯的角度出发，直接采用“裸芯-基板-裸芯”的基板互联方式代替常规的“裸芯-基板-封装-PCB-封装-基板-裸芯”的 PCB互联方式，无需考虑pindelay补偿，可有效缩短处理器与存储器间的走线长度，提升存储速率，同时用户可直接复用相关配置参数和文件，实现嵌入式板卡的强灵活性、高稳定性、低维护成本。

3、本实用新型芯片封装结构为平铺结构，结合RDL技术，使SiP芯片内部封装结构转化为SMT键合工艺和FC倒装工艺，另外从裸芯布局和走线角度出发，基板封装盖区域采用非标矩形区域，两侧DDR外扩1.25mm至散热盖区域，既减少了芯片尺寸，又兼顾粘接强度和散热性能。

附图说明

图1为本实用新型的基于SiP技术的高效能PSoC芯片及其封装结构原理架构示意图。

图2为本实用新型的基于SiP技术的高效能PSoC芯片及其封装结构腔体布局示意图(图中虚线围成现有技术封装结构的腔体)。

图3为散热盖的横向(TOP VIEW)的剖切视图。

图4为散热盖的纵向(SIDE VIEW)视图。

具体实施方式

下面对本实用新型技术方案进行详细说明，但是本实用新型的保护范围不局限于所述实施例。

为使本实用新型的内容更加明显易懂，以下结合附图1-图4和具体实施方式做进一步的描述。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

本实施例中以，一片处理器裸芯1、四片DDR裸芯、两片Flash裸芯、一片双电源总线收发器裸芯8、一片电源芯片9和若干阻容分立器件，构成的 PSoC芯片为例，做进一步的描述。

本实施例中四片DDR裸芯，均优选DDR3裸芯；定义，四片DDR3裸芯分为第一DDR3裸芯2、第二DDR3裸芯3、第三DDR3裸芯4和第四DDR3裸芯5；两片Flash裸芯分别为第一Flash裸芯6和第二Flash裸芯7。

如图1和2所示，本实施例中，基于SiP技术的高效能PSoC芯片内的一片处理器裸芯1、四片DDR3裸芯、两片Flash裸芯、一片双电源总线收发器裸芯8、一片电源芯片9和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，内部通过基板互联或引出的方式集成为 SiP芯片。

如图2所示，PSoC芯片内四片DDR3裸芯和两片Flash裸芯围着处理器裸芯1的四周布置，四片DDR3裸芯左右对称分布在处理器裸芯1的两侧，且布置在基板的中上部靠近处理器裸芯1对应的信号PAD位置处。

如图2所示，四片DDR3裸芯内的第一DDR3裸芯2和第二DDR3裸芯3分布在处理器裸芯1的右侧，第三DDR3裸芯4和第四DDR3裸芯5分布在处理器裸芯1的左侧，两片Flash裸芯分布在处理器裸芯1的上方区域，一片电源芯片 9布置在处理器裸芯1的上方区域，且位于两片Flash裸芯的外侧；一片双电源总线收发器裸芯8布置的处理器裸芯1的右侧的中下部。PSoC芯片内两侧 DDR裸芯的布置区域均向基板11的两侧外扩一定距离。

本实施例中，PSoC芯片内部集成电路裸芯均为基于芯片凸点的FC倒装焊接工艺，所有的DDR3裸芯、Flash裸芯、双电源总线收发器裸芯均需通过RDL 将Wire Bond引线键合工艺转化为FC倒装工艺，使得高效能PSoC芯片内所有裸芯由FC和Wire Bond混合工艺转换成FC单一结构后进行基板设计和封装。本实施例中提及的FC倒装焊接工艺，本领域技术人员的已知技术。

如图1所示，本实施例中，处理器裸芯1本身进行FC封装工艺，处理器裸芯1优选采用上海复旦微电子集团有限公司销售的型号为FMQL45T900裸芯。

如图1和2所示，处理器裸芯1分别与四片DDR3裸芯连接，处理器裸芯1 的相关信号仅做内部互联，不引出至PSoC芯片外部；处理器裸芯1内的处理系统PS连接第三DDR3裸芯4和第四DDR3裸芯5，用于软件应用缓存。本实施例中，第三DDR3裸芯4和第四DDR3裸芯5优选采用国产的DDR3裸芯，单片数据宽度16位，存储容量4Gb，单组数据宽度32位，存储容量8Gb。

如图1和2所示，处理器裸芯1内的可编程逻辑系统PL连接第一DDR3裸芯2和第二DDR3裸芯3，用于硬件逻辑缓存。本实施例中，第一DDR3裸芯2 和第二DDR3裸芯3优选采用国产的DDR3裸芯，单片数据宽度16位，存储容量 4Gb，单组数据宽度32位，存储容量8Gb。如图1所示，本实施例中处理器裸芯1内的可编程逻辑系统PL与第一DDR3裸芯2和第二DDR3裸芯3的连接信号位于处理器裸芯1HP BANK33和HP BANK34。

如图1和2所示，本实施例中的第一Flash裸芯6为QSPI Flash裸芯，优选国产的上海复旦微电子集团有限公司销售的型号JFM25F128A管芯，存储容量 128Mb，供电电压为3.3V，用于程序加载；第二Flash裸芯7为QSPI Flash裸芯，存储容量256Mb，供电电压为1.8V，用于参数存储。

如图1所示，处理器裸芯1内的处理系统PS连接第一Flash裸芯6；处理器裸芯1内的可编程逻辑系统PL连接第二Flash裸芯7，如图1所示，本实施例中处理器裸芯1内的处理系统PS与第一Flash裸芯6的连接信号位于处理器裸芯1的BANK500，处理器裸芯1内的可编程逻辑系统PL与第二Flash裸芯7 的连接信号位于处理器裸芯1的HP BANK35。

如图1所示，处理器裸芯1在高效能PSoC芯片内部连接1片双电源总线收发器裸芯8，一侧电源为对应的HR BANK10电压，一侧电源为用户自定义的接口电压，支持最大数据位宽16位，用于电平转换和驱动。

如图1所示，处理器裸芯1与电源芯片9连接，电源芯片9与四片DDR裸芯连接；电源芯片9在高效能PSoC芯片内部产生PS和PL DDR控制器、DDR3 电路所需的VTT和VREF，芯片内部集成了DDR3去耦电容和端接电阻。

本实施例中，处理器裸芯去耦电容根据电源完整性仿真结果选用低ESL的 8脚电容和倒封电容。

如图1、2、3和4所示，本实施例的基于SiP技术的高效能PSoC芯片封装结构，采用EHS-FCBGA封装方式，散热盖10，采用异型stamp方式，芯片尺寸 40mm*40mm；PSoC芯片封装结构底部结构包括1521个信号ball,直径0.6mm， pitch间距1.0mm。具体地，四周区域分布GTX、HP BANK、HR BANK、PS BANK、双电源总线收发、以及对应的参考电压，中间预区域分布VDD1V0、 VDD1V8以及VDD1V5三种电源和地。

本实施例的基于SiP技术的高效能PSoC芯片及其封装结构腔体布局示意图，包括：芯片或分立器件面积区域、裸芯underfill区域、design rule间距、布线区域、以及封装盖区域。

如图2所示，具体地，该高效能PSoC芯片封装结构为平铺结构，但从裸芯布局和走线角度出发，基板封装盖区域采用非标矩形区域，两侧DDR外扩 1.25mm至散热盖区域，既减少了芯片尺寸，又兼顾粘接强度和散热性能。

如图3和4所示，本实施例封装结构的散热盖10，散热盖10的四周边沿处为第一粘接区域10-3，散热盖10上在对应裸芯的位置处内凹形成异形槽10- 1，异形槽10-1的深度等于RDL后最高裸芯的竖直高度和导热胶厚度两者之和；异形槽10-1的设置覆盖PSoC芯片上的所有裸芯；即，本实施例的PSoC芯片的散热盖，横向(TOP VIEW)上，采用非标矩形挖腔结构。

如图2所示，PSoC芯片内两侧DDR裸芯的布置区域均向基板11的两侧外扩一定距离，本实施例中异形槽10-1的左右两侧为匹配基板外扩布局，增加了散热盖挖腔区域10-4。本实施例中散热盖挖腔区域10-4为尺寸为外扩 1.25mm，本PSoC芯片上两侧DDR3裸芯区域均外扩1.25mm至矩形散热盖区域，既兼顾芯片大小，又充分考虑DDR3基板走线空间。

如图3和4所示，散热盖10上在中下部的左右侧各增设一块第二粘接区域 10-2；具体为，本实施例的PSoC芯片内裸芯的布置放置，因异形槽10-1的左右两侧为匹配基板外扩布局，增加了散热盖挖腔区域10-4，减少了散热盖上四周边沿的第一粘接区域10-3，因此在左下和右下散热盖区域外扩至基板阻容空白区域，弥补了因DDR3裸芯布局外扩而引起的散热盖区域减小问题，增加了粘接强度。

如图3和4所示，本实施例的PSoC芯片的散热盖，异形槽的槽底设置用于替代槽底与其他裸芯顶面之间导热胶的凸台10-5，即，散热盖，纵向上采用凸台式挖腔结构。本实施例中，以处理器裸芯1高度为基准，设计散热盖厚度为 0.8mm，在电源芯片8和QSPI Flash7超高器件顶部采用挖腔处理，设计散热盖厚度为0.6mm，既满足封装成品和RDL后器件高度对腔体高度的要求，又兼顾主器件散热性能。

以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。

Claims (6)

1.一种基于SiP技术的高效能PSoC芯片，其特征在于：包括一片处理器裸芯(1)、多片DDR裸芯、多片Flash裸芯、一片双电源总线收发器裸芯(8)、一片电源芯片(9)和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体；

处理器裸芯(1)分别与多片DDR裸芯连接，处理器裸芯(1)内的处理系统PS连接一部分DDR裸芯用于软件应用缓存，相关信号仅做内部互联，不引出至PSoC芯片外部；处理器裸芯(1)内的可编程逻辑系统PL连接另一部分DDR裸芯用于硬件逻辑缓存，相关信号仅做内部互联，不引出至PSoC芯片外部；

处理器裸芯(1)分别与多片Flash裸芯连接，处理器裸芯(1)内的处理系统PS连接一部分Flash裸芯用于程序加载，相关信号不仅做内部互联，还引出至PSoC芯片外部，用于加载配置；处理器裸芯(1)内的可编程逻辑系统PL连接一部分Flash裸芯用于参数存储，处理器裸芯(1)的相关信号仅做内部互联，不引出至PSoC芯片外部；

处理器裸芯(1)与双电源总线收发器裸芯(8)连接用于电平转换以及驱动，处理器裸芯(1)与电源芯片(9)连接，电源芯片(9)与多片DDR裸芯连接。

2.根据权利要求1所述的一种基于SiP技术的高效能PSoC芯片，其特征在于：处理器裸芯(1)本身进行FC倒装工艺，DDR裸芯、Flash裸芯以及双电源总线收发器裸芯(8)通过RDL技术将Wire Bond引线键合工艺转化为FC倒装工艺，使得高效能PSoC芯片内所有裸芯由FC和Wire Bond混合工艺转换成FC单一结构。

3.根据权利要求1所述的一种基于SiP技术的高效能PSoC芯片，其特征在于：PSoC芯片内DDR裸芯和Flash裸芯围着处理器裸芯(1)的四周布置，且多片DDR裸芯左右分布在处理器裸芯(1)的两侧，且布置在基板的中上部靠近处理器裸芯(1)对应的信号PAD位置处。

4.根据权利要求3所述的一种基于SiP技术的高效能PSoC芯片，其特征在于：PSoC芯片内两侧DDR裸芯的布置区域均向基板的两侧外扩一定距离。

5.根据权利要求1-4任一项所述的一种基于SiP技术的高效能PSoC芯片的封装结构，其特征在于：采用EHS-FCBGA封装方式，包括散热盖(10)，散热盖(10)的四周边沿处为第一粘接区域(10-3)，散热盖(10)上在对应裸芯的位置处内凹形成异形槽(10-1)，异形槽的深度等于RDL后最高裸芯的竖直高度和导热胶厚度两者之和；异形槽的槽底设置用于替代槽底与其他裸芯顶面之间导热胶的凸台(10-5)。

6.根据权利要求5所述的封装结构，其特征在于：散热盖(10)上在中下部的左右侧各增设一块第二粘接区域(10-2)。

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