CN116053229A - 芯片封装基板和封装芯片 - Google Patents
芯片封装基板和封装芯片 Download PDFInfo
- Publication number
- CN116053229A CN116053229A CN202210262355.2A CN202210262355A CN116053229A CN 116053229 A CN116053229 A CN 116053229A CN 202210262355 A CN202210262355 A CN 202210262355A CN 116053229 A CN116053229 A CN 116053229A
- Authority
- CN
- China
- Prior art keywords
- chip
- interface
- substrate
- package
- solder balls
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种芯片封装基板,包括:树脂基板,所述树脂基板上设置有封装接口;硅基板,所述硅基板具有第一接口和第二接口,所述第一接口具有多个传输信号的第一焊球,所述第二接口具有多个传输信号的第二焊球,所述第一焊球与所述第二焊球之间一一对应的通信连接;所述第一接口的尺寸小于所述第二接口的尺寸,所述第一接口与目标封装芯片的芯片接口适配,所述第二接口与所述封装接口电连接。本发明提供的芯片封装基板,能够为芯片提供小尺寸的接口,从而,在芯片制备过程中降低芯片接口的尺寸,降低成本。
Description
技术领域
本发明涉及半导体封装技术领域,尤其涉及一种芯片封装基板和封装芯片。
背景技术
目前,随着芯片高成本先进工艺的不断提升,逻辑部分已经可以做到很小。芯片在封装的过程中,需要将芯片接口与封装用的树脂基板进行电连接,而树脂基板的接口尺寸往往比较大,即,树脂基板的接口中的焊球节距通常是比较大。因此,芯片接口往往需要制备成较大的焊球节距,即芯片接口部分往往需要较大的面积。在制备芯片的晶圆上采用高成本的先进工艺制备芯片接口,会导致成本的提升和效率的降低。
发明内容
本发明提供的芯片封装基板和封装芯片,能够为芯片提供小尺寸的接口,从而,在芯片制备过程中降低芯片接口的尺寸,降低成本。
第一方面,本发明提供一种芯片封装基板,包括:
树脂基板,所述树脂基板上设置有封装接口;
硅基板,所述硅基板具有第一接口和第二接口,所述第一接口具有多个传输信号的第一焊球,所述第二接口具有多个传输信号的第二焊球,所述第一焊球与所述第二焊球之间一一对应的通信连接;所述第一接口的尺寸小于所述第二接口的尺寸,所述第一接口与目标封装芯片的芯片接口适配,所述第二接口与所述封装接口电连接。
可选地,所述硅基板包括:
第一通孔层,具有多个第一通孔,所述第一通孔与所述第一焊球一一对应,所述第一通孔中具有与所述第一焊球电连接的第一金属塞;
第二通孔层,具有多个第二通孔,所述第二通孔与所述第二焊球一一对应,所述第二通孔中具有与所述第二焊球电连接的第二金属塞;
金属层,具有多个金属线,所述金属线用于将对应的第一金属塞和第二金属塞进行通信连接,相邻金属线之间具有硅介质。
可选地,所述硅基板具有一个以上的第一接口,所述金属层中还具有将一个以上的第一接口电连接的金属线。
可选地,所述树脂基板上还设置有扇出接口,所述扇出接口中传输信号的焊球通过树脂基板内的走线与所述封装接口中传输信号的焊球一一对应的电连接,所述扇出接口的尺寸大于所述封装接口的尺寸。
可选地,所述树脂基板具有一个以上的封装接口;
每个所述封装接口与一个硅基板的第二接口电连接,每个硅基板的所述第一接口与一个目标封装芯片的芯片接口电连接。
可选地,所述树脂基板设置有金属线;所述封装接口具有与目标封装芯片的多芯片通信管脚位置对应的多芯片通信焊球,所述金属线用于将一个封装接口的多芯片通信焊球与至少一个其他封装接口的多芯片通信焊球电连接。
可选地,所述目标封装芯片包括逻辑运算芯片和存储芯片,所述树脂基板上连接的至少一个硅基板能与逻辑运算芯片的芯片接口电连接,所述树脂基板上连接的至少一个硅基板能与存储芯片的芯片接口电连接;所述树脂基板的金属线用于使所述逻辑运算芯片与所述存储芯片电连接。
可选地,所述目标封装芯片包括至少两个逻辑运算芯片,所述树脂基板上连接的至少两个硅基板能分别与逻辑运算芯片的芯片接口电连接,所述树脂基板的金属线用于将至少两个逻辑运算芯片电连接。
第二方面,本发明提供一种封装芯片,包括:
如上述任意一项所述的芯片封装基板;
目标封装芯片,所述目标封装芯片的芯片接口与所述芯片封装基板中的硅基板的第一接口电连接。
可选地,还包括填充材料,环绕所述硅基板和所述目标封装芯片设置,以使所述封装芯片具有平坦的顶面。
在本发明提供的技术方案中,采用硅基板提供一种小尺寸的第一接口,利用第一接口与芯片接口进行电连接,经过硅基板中的走线,在硅基板上再形成一个较大尺寸的第二接口,以便于与树脂基板进行连接。由于硅基板上设置了小尺寸的第一接口,能够与小尺寸的芯片接口进行电连接,因此,可以将芯片接口制备为小尺寸的芯片接口,从而,避免了在制备芯片的晶圆上进行较长的走线,缩小了在晶圆上进行高成本工艺加工的加工面积,从而,提高了芯片的制备效率,降低了芯片的制备成本。
附图说明
图1为本发明一实施例芯片封装基板的结构示意图;
图2为本发明另一实施例芯片封装基板具有两个封装接口的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供一种芯片封装基板,如图1所示,包括:
树脂基板3,所述树脂基板3上设置有封装接口;在一些实施例中,树脂基板3是采用树脂作为载体,在树脂上制备封装接口,再通过树脂基板3内的走线,将封装接口的信号扇出至目标位置。
硅基板2,所述硅基板2具有第一接口和第二接口,所述第一接口具有多个传输信号的第一焊球21,所述第二接口具有多个传输信号的第二焊球22,所述第一焊球21与所述第二焊球22之间一一对应的通信连接;所述第一接口的尺寸小于所述第二接口的尺寸,所述第一接口与目标封装芯片1的芯片接口适配,所述第二接口与所述封装接口电连接。在一些实施例中,硅基板2是采用硅材料作为载体,在硅基板2的两侧分别设置第一接口和第二接口,通过在硅基板2内设置走线,将第一接口和第二接口进行电连接。在制备硅基板2的过程中,可采用大马士革工艺或者双大马士革工艺形成通孔和走线的连接。硅基板2中制备通孔和走线,仅需要成本较低的工艺方式即可实现。对于第一接口来说,还应当具有多个供电输出焊球;对于第二接口来说,还应当具有多个供电输入焊球;多个供电输出焊球和多个供电输入焊球之间通过金属线进行电连接,以便于将供电输入焊球接通的电源供应到供电输出焊球。
在本发明实施例提供的技术方案中,采用硅基板2提供一种小尺寸的第一接口,利用第一接口与芯片接口进行电连接,经过硅基板2中的走线,在硅基板2上再形成一个较大尺寸的第二接口,以便于与树脂基板3进行连接。由于硅基板2上设置了小尺寸的第一接口,能够与小尺寸的芯片接口进行电连接,因此,可以将芯片接口制备为小尺寸的芯片接口,从而,避免了在制备芯片的晶圆上进行较长的走线,缩小了在晶圆上进行高成本工艺加工的加工面积,从而,提高了芯片的制备效率,降低了芯片的制备成本。
作为一种可选的实施方式,所述硅基板2包括:
第一通孔层,具有多个第一通孔,所述第一通孔与所述第一焊球21一一对应,所述第一通孔中具有与所述第一焊球21电连接的第一金属塞;在一些实施例中,第一通孔是指在硅材料上通过刻蚀形成的通孔,第一金属塞通过气相沉积或者化学生长的方式在通孔内形成,第一焊球21与第一金属塞电连接,以便于在封装芯片的过程中,将第一焊球21与芯片接口进行焊接。
第二通孔层,具有多个第二通孔,所述第二通孔与所述第二焊球22一一对应,所述第二通孔中具有与所述第二焊球22电连接的第二金属塞;在一些实施例中,与第一通孔层类似,第二通孔是指在硅材料上通过刻蚀形成的通孔,第二金属塞通过气相沉积或者化学生长的方式在通孔内形成,第二焊球22与第二金属塞电连接,第二焊球22用于与封装接口连接。
金属层,具有多个金属线,所述金属线用于将对应的第一金属塞和第二金属塞进行通信连接,相邻金属线之间具有硅介质。在一些实施例中,金属线可以与对应的第一通孔或者第二通孔双大马士革工艺进行制备,也可以首先形成第一通孔或者第二通孔,再通过大马士革工艺制备金属线,并与第一通孔或者第二通孔进行连接。
在本实施方式中,提供了一种硅基板2的结构,设置第一通孔层、第二通孔层和金属层的设置,实现了从第一接口向第二接口的连接,这种设置方式,其结构简单,制备方便,能够低成本高效率的制备完成满足条件的硅基板2。
作为一种可选的实施方式,所述硅基板2具有一个以上的第一接口,所述金属层中还具有将一个以上的第一接口电连接的金属线。在一些实施例中,硅基板2可以设置一个以上的第一接口,每个第一接口能与一个目标封装芯片1进行连接,从而,将两个芯片连接在一个硅基板2上,再通过硅基板2将提供的第二接口连接在树脂基板3上。在同一个硅基板2上的两个芯片,可以为相同的芯片,也可以为不同的芯片,例如,可以将两个逻辑运算芯片设置在硅基板2上,通过硅基板2内的金属线,将两个逻辑运算芯片连接为双核处理器的拓扑结构。又例如,可以将一个逻辑运算芯片和一个缓存芯片设置在硅基板2上,通过硅基板2内的金属线,将逻辑运算芯片和缓存芯片进行连接,从而,使缓存芯片向逻辑运算芯片提供数据缓存。
作为一种可选的实施方式,所述树脂基板3上还设置有扇出接口,所述扇出接口中传输信号的焊球通过树脂基板3内的走线与所述封装接口中传输信号的焊球一一对应的电连接,所述扇出接口的尺寸大于所述封装接口的尺寸。在一些实施例中,树脂基板3上设置有扇出接口,扇出接口相对于封装接口,进一步将尺寸进行放大,以便于对外提供可用的接口。对于封装接口来说,还应当具有多个供电输出焊球;对于扇出接口来说,还应当具有多个供电输入焊球;多个供电输出焊球和多个供电输入焊球之间通过金属线进行电连接,以便于将供电输入焊球接通的电源供应到供电输出焊球。
作为一种可选的实施方式,如图2所示,所述树脂基板3具有一个以上的封装接口;每个所述封装接口与一个硅基板2的第二接口电连接,每个硅基板2的所述第一接口与一个目标封装芯片1的芯片接口电连接。在一些实施例中,将硅基板2与目标封装芯片1整体作为一个芯片模组,即,该芯片模组对外表现为具有第二接口的芯片模组,树脂基板3上设置有一个以上的封装接口,从而,能够与一个以上的芯片模组进行连接,在一个树脂基板3上实现多个芯片模组的封装。
作为一种可选的实施方式,所述树脂基板3设置有金属线;所述封装接口具有与目标封装芯片的多芯片通信管脚位置对应的多芯片通信焊球,所述金属线用于将一个封装接口的多芯片通信焊球与至少一个其他封装接口的多芯片通信焊球电连接。在一些实施例中,树脂基板3上设置金属线,将多个封装接口进行连接,以便于在将芯片模组与封装接口进行连接之后形成芯片模组之间的电连接。在一些实施例中,多芯片通信管脚是一个芯片在与其他芯片构成连接时,一个芯片用来与其他芯片进行信息传输的管脚。
作为一种可选的实施方式,所述目标封装芯片包括逻辑运算芯片和存储芯片,所述树脂基板3上连接的至少一个硅基板2能与逻辑运算芯片的芯片接口电连接,所述树脂基板3上连接的至少一个硅基板2能与存储芯片的芯片接口电连接;所述树脂基板3的金属线用于使所述逻辑运算芯片与所述存储芯片电连接。在一些实施例中,逻辑运算芯片和存储芯片之间通常需要进行读取和存储的信号传输,因此,逻辑运算芯片和存储芯片之间需要进行电连接,从而,在树脂基板3上的两个硅基板2分别能够与逻辑运算芯片和存储芯片进行连接,能够将一个逻辑运算芯片和一个存储芯片封装在一个芯片封装基板上,形成多芯片封装结构。
作为一种可选的实施方式,所述目标封装芯片包括至少两个逻辑运算芯片,所述树脂基板3上连接的至少两个硅基板2能分别与逻辑运算芯片的芯片接口电连接,所述树脂基板3的金属线用于将至少两个逻辑运算芯片电连接。在一些实施例中,两个以上的逻辑运算芯片通过电连接,能够形成多核处理器,因此,在本实施方式中,通过将树脂基板3上的多个硅基板2与逻辑运算芯片进行匹配,并通过树脂基板3中的金属线将两个逻辑运算芯片进行电连接,从而,在封装完成之后,形成多核处理器。
本发明实施例还提供一种封装芯片,包括:
如上述任意一项所述的芯片封装基板;在一些实施例中,芯片封装基板可以为前述任意一个实施例中提供的芯片封装基板,可以为具有单个硅基板2的封装基板,也可以为具有两个以上的硅基板2的封装基板;其中,硅基板2可以具有一个第一接口,也可以具有两个以上的第一接口。
目标封装芯片1,所述目标封装芯片1的芯片接口与所述芯片封装基板中的硅基板2的第一接口电连接。在一些实施例中,目标封装芯片1的芯片接口与对应硅基板2的第一接口进行电连接。当芯片封装基板具有多个第一接口时,每个第一接口对应设置一个目标封装芯片1,形成多芯片封装结构。当芯片封装基板具有一个第一接口时,将一个目标封装芯片1设置在第一接口上,形成单芯片封装结构。
在本发明实施例提供的技术方案中,采用硅基板2提供一种小尺寸的第一接口,利用第一接口与芯片接口进行电连接,经过硅基板2中的走线,在硅基板2上再形成一个较大尺寸的第二接口,以便于与树脂基板3进行连接。由于硅基板2上设置了小尺寸的第一接口,能够与小尺寸的芯片接口进行电连接,因此,可以将芯片接口制备为小尺寸的芯片接口,从而,避免了在制备芯片的晶圆上进行较长的走线,缩小了在晶圆上进行高成本工艺加工的加工面积,从而,提高了芯片的制备效率,降低了芯片的制备成本。
作为一种可选的实施方式,还包括填充材料,环绕所述硅基板2和所述目标封装芯片1设置,以使所述封装芯片具有平坦的顶面。由于目标封装芯片1尺寸最小,树脂基板3的尺寸最大,而硅基板2尺寸则介于目标封装芯片1的尺寸和树脂基板的尺寸之间。在封装过程中,需要将空余部分进行填平,从而,形成一个规则的整体结构,便于进行封装。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种芯片封装基板,其特征在于,包括:
树脂基板,所述树脂基板上设置有封装接口;
硅基板,所述硅基板具有第一接口和第二接口,所述第一接口具有多个传输信号的第一焊球,所述第二接口具有多个传输信号的第二焊球,所述第一焊球与所述第二焊球之间一一对应的通信连接;所述第一接口的尺寸小于所述第二接口的尺寸,所述第一接口与目标封装芯片的芯片接口适配,所述第二接口与所述封装接口电连接。
2.根据权利要求1所述芯片封装基板,其特征在于,所述硅基板包括:
第一通孔层,具有多个第一通孔,所述第一通孔与所述第一焊球一一对应,所述第一通孔中具有与所述第一焊球电连接的第一金属塞;
第二通孔层,具有多个第二通孔,所述第二通孔与所述第二焊球一一对应,所述第二通孔中具有与所述第二焊球电连接的第二金属塞;
金属层,具有多个金属线,所述金属线用于将对应的第一金属塞和第二金属塞进行通信连接,相邻金属线之间具有硅介质。
3.如权利要求2所述的芯片封装基板,其特征在于,所述硅基板具有一个以上的第一接口,所述金属层中还具有将一个以上的第一接口电连接的金属线。
4.如权利要求1所述的芯片封装基板,其特征在于,所述树脂基板上还设置有扇出接口,所述扇出接口中传输信号的焊球通过树脂基板内的走线与所述封装接口中传输信号的焊球一一对应的电连接,所述扇出接口的尺寸大于所述封装接口的尺寸。
5.如权利要求1所述的芯片封装基板,其特征在于,所述树脂基板具有一个以上的封装接口;
每个所述封装接口与一个硅基板的第二接口电连接,每个硅基板的所述第一接口与一个目标封装芯片的芯片接口电连接。
6.根据权利要求5所述的芯片封装基板,其特征在于,所述树脂基板设置有金属线;所述封装接口具有与目标封装芯片的多芯片通信管脚位置对应的多芯片通信焊球,所述金属线用于将一个封装接口的多芯片通信焊球与至少一个其他封装接口的多芯片通信焊球电连接。
7.根据权利要求6所述的芯片封装基板,其特征在于,所述目标封装芯片包括逻辑运算芯片和存储芯片,所述树脂基板上连接的至少一个硅基板能与逻辑运算芯片的芯片接口电连接,所述树脂基板上连接的至少一个硅基板能与存储芯片的芯片接口电连接;所述树脂基板的金属线用于使所述逻辑运算芯片与所述存储芯片电连接。
8.根据权利要求6所述的芯片封装基板,其特征在于,所述目标封装芯片包括至少两个逻辑运算芯片,所述树脂基板上连接的至少两个硅基板能分别与逻辑运算芯片的芯片接口电连接,所述树脂基板的金属线用于将至少两个逻辑运算芯片电连接。
9.一种封装芯片,其特征在于,包括:
如权利要求1-8任意一项所述的芯片封装基板;
目标封装芯片,所述目标封装芯片的芯片接口与所述芯片封装基板中的硅基板的第一接口电连接。
10.根据权利要求9所述的封装芯片,其特征在于,还包括填充材料,环绕所述硅基板和所述目标封装芯片设置,以使所述封装芯片具有平坦的顶面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210262355.2A CN116053229A (zh) | 2022-03-17 | 2022-03-17 | 芯片封装基板和封装芯片 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210262355.2A CN116053229A (zh) | 2022-03-17 | 2022-03-17 | 芯片封装基板和封装芯片 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116053229A true CN116053229A (zh) | 2023-05-02 |
Family
ID=86112048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210262355.2A Pending CN116053229A (zh) | 2022-03-17 | 2022-03-17 | 芯片封装基板和封装芯片 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116053229A (zh) |
-
2022
- 2022-03-17 CN CN202210262355.2A patent/CN116053229A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6343359B2 (ja) | 積層型メモリパッケージ、その製造方法及びicパッケージ基板のピン配列デザイン | |
CN202758883U (zh) | 堆叠的半导体器件组件 | |
US6268660B1 (en) | Silicon packaging with through wafer interconnects | |
US6221769B1 (en) | Method for integrated circuit power and electrical connections via through-wafer interconnects | |
US9583430B2 (en) | Package-on-package device | |
US6777794B2 (en) | Circuit mounting method, circuit mounted board, and semiconductor device | |
KR100800486B1 (ko) | 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법 | |
US20200402959A1 (en) | Stacked semiconductor package having an interposer | |
KR101251916B1 (ko) | 반도체 집적회로 | |
US11682627B2 (en) | Semiconductor package including an interposer | |
US8493765B2 (en) | Semiconductor device and electronic device | |
US11488938B2 (en) | Semiconductor packages with pass-through clock traces and associated systems and methods | |
US20160118371A1 (en) | Semiconductor package | |
CN216902913U (zh) | 芯片封装基板和封装芯片 | |
CN116053229A (zh) | 芯片封装基板和封装芯片 | |
US6774483B2 (en) | Semiconductor assembly with a semiconductor module | |
CN211375603U (zh) | 一种基于XC7Z045高性能通用信号处理SiP电路技术装置 | |
CN116266463A (zh) | 三维存储单元、存储方法、三维存储芯片组件和电子设备 | |
CN114330201A (zh) | 封装结构、装置、板卡及布局集成电路的方法 | |
CN221057427U (zh) | 封装结构 | |
CN214254415U (zh) | 一种处理器芯片 | |
CN105206602B (zh) | 一种集成模块堆叠结构和电子设备 | |
CN117650127A (zh) | 一种半导体封装结构及其制备方法 | |
CN117525046A (zh) | 基于晶粒互联的半导体封装及方法 | |
CN117650125A (zh) | 一种半导体封装结构及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |