CN117525046A - 基于晶粒互联的半导体封装及方法 - Google Patents

基于晶粒互联的半导体封装及方法 Download PDF

Info

Publication number
CN117525046A
CN117525046A CN202311508563.7A CN202311508563A CN117525046A CN 117525046 A CN117525046 A CN 117525046A CN 202311508563 A CN202311508563 A CN 202311508563A CN 117525046 A CN117525046 A CN 117525046A
Authority
CN
China
Prior art keywords
input
package substrate
semiconductor die
interconnection
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311508563.7A
Other languages
English (en)
Inventor
杜树安
杨光林
逯永广
杨柳
韩亚男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Haiguang Integrated Circuit Design Co Ltd
Original Assignee
Chengdu Haiguang Integrated Circuit Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Haiguang Integrated Circuit Design Co Ltd filed Critical Chengdu Haiguang Integrated Circuit Design Co Ltd
Priority to CN202311508563.7A priority Critical patent/CN117525046A/zh
Publication of CN117525046A publication Critical patent/CN117525046A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明实施例公开的基于晶粒互联的半导体封装及方法，涉及半导体封装技术领域，包括：封装基板，具有第一表面；多个输入/输出半导体晶粒，设置在所述封装基板的第一表面之上，并沿着封装基板的周边布置，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒垂直直连的第一互联部分；核半导体晶粒，设置在所述封装基板的第一表面之上，并位于所述多个输入/输出半导体晶粒围设的区域中，其中，每个核半导体晶粒具有与相邻的半导体晶粒垂直直连的第二互联部分；所述第一互联部分与所述第二互联部分互联。本发明便于便于进一步降低单个晶粒的尺寸，从而提高制造良率，适用于半导体封装设计及工艺场景中。

Description

基于晶粒互联的半导体封装及方法
技术领域
本发明涉及半导体封装技术领域。尤其是涉及一种基于晶粒互联的半导体封装及方法。
背景技术
随着处理器核数持续增加，处理器裸片(Die，中文也翻译为晶粒)的尺寸持续变大，导致良率降低。另外，大尺寸裸片本质上也受Reticle Size(光照尺寸)的限制，即使不计良率成本，裸片尺寸过大也无法加工。
因此，如果将大尺寸裸片分为相同，或不同的小尺寸的裸片，通过封装完成互联，就能够大幅提高裸片的良率，从而降低成本。
发明内容
有鉴于此，本发明实施例提供一种基于芯粒互联的半导体封装及方法，便于进一步降低单个晶粒的尺寸，从而提高制造良率。
为达到上述发明目的，采用如下技术方案：
本申请实施例提供一种半导体封装，所述半导体封装包括：
封装基板，具有第一表面；
多个输入/输出半导体晶粒，设置在所述封装基板的第一表面之上，并沿着封装基板的周边布置，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒垂直直连的第一互联部分；
核半导体晶粒，设置在所述封装基板的第一表面之上，并位于所述多个输入/输出半导体晶粒围设的区域中，其中，每个核半导体晶粒具有与相邻的半导体晶粒垂直直连的第二互联部分；
所述第一互联部分与所述第二互联部分互联。
根据本申请实施例的一种具体实现方式，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒，其中，一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第二边，所述第一边与第二边为相邻或相对的两个边。
根据本申请实施例的一种具体实现方式，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒，其中，一种类型的输入/输出半导体晶粒分离设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒与所述核半导体晶粒集成设置，并且位于所述封装基板的第二边，所述第一边与第二边为相邻或相对的两个边。
根据本申请实施例的一种具体实现方式，每种类型的输入/输出半导体晶粒至少包括一个输入/输出部分，设置在该输入/输出半导体晶粒的外侧边缘。
根据本申请实施例的一种具体实现方式，所述核半导体晶粒为奇数个或偶数个，并且，相邻核半导体晶粒之间通过所述第二互联部分垂直直连。
根据本申请实施例的一种具体实现方式，每个核半导体晶粒还包括：硅衬底，用于承载半导体器件，所述第二互联部分沿所述硅衬底的上、下、左和右边分别设置；或者，
所述第二互联部分沿所述硅衬底的上和下分别设置；或者，
所述第二互联部分沿所述硅衬底的左和右边分别设置；
至少一个计算核心，设置在所述硅衬底的中心区域。
根据本申请实施例的一种具体实现方式，所述第一互联部分与所述第二互联部分分别为PHY接口，所述第一互联部分的信号接收端与所述第二互联部分的信号发送端相对设置，所述第一互联部分的信号发送端与所述第二互联部分的信号接收端相对设置。
根据本申请实施例的一种具体实现方式，位于封装基板相同侧的第一互联部分接收端和发送端设置方向相同，位于封装基板相同侧的第二互联部分的接收端和发送端设置方向相同。
第二方面，本发明还实施例提供一种形成半导体封装的方法，包括步骤：
提供一封装基板，所述封装基板上布设有导电迹线；
在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒垂直直连的第一互联部分；
以及，在所述封装基板之上，位于所述多个输入/输出半导体晶粒围设的区域中设置核半导体晶粒，其中，每个核半导体晶粒具有与相邻的半导体晶粒垂直直连的第二互联部分；
将所述第一互联部分与所述第二互联部分通过所述导电迹线互联。
根据本申请实施例的一种具体实现方式，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒；
所述在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒包括：将一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第一边，以及，将另一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第二边；其中，所述第一边与第二边为相邻或相对的两个边。
根据本申请实施例的一种具体实现方式，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒；
所述在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒包括：将一种类型的输入/输出半导体晶粒分离设置于所述封装基板的第一边；以及，
将另一种类型的输入/输出半导体晶粒与所述核半导体晶粒集成于一体，并附接于所述封装基板的第二边；其中，所述第一边与第二边为相邻或相对的两个边。
根据本申请实施例的一种具体实现方式，所述第一互联部分与所述第二互联部分分别为PHY接口；
所述将所述第一互联部分与所述第二互联部分通过所述导电迹线互联包括：将所述第一互联部分的信号接收端与所述第二互联部分的信号发送端相对设置；以及，将所述第一互联部分的信号发送端与所述第二互联部分的信号接收端相对设置；
以及，在同侧相邻的输入/输出半导体晶粒之间以及核半导体晶粒之间，将对应的信号接收端和发送端同向设置。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请一实施例半导体封装结构示意图。
图2为本申请再一实施例半导体封装结构示意图。
图3为本申请再一实施例半导体封装结构示意图；
图4为本申请再一实施例半导体封装结构示意图；
图5为本申请再一实施例半导体封装结构示意图；
图6为本申请再一实施例半导体封装结构示意图
图7是本申请中一实施例(南北向相对设置)第一互联部分与第二互联部分互联结构示意图；
图8是本申请中一实施例(东西向相对设置)第一互联部分与第二互联部分互联结构示意图；
图9为本申请一实施例半导体封装结构纵向截面示意图；
图10为本申请再一实施例半导体封装结构纵向截面示意图；
图11为本申请一实施例封装基板背面示意图；
图12是本申请一实施例形成半导体封装结构的流程示意图。
具体实施方式
下面结合附图对本发明实施例进行详细公开描述。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向，例如，旋转90度或在其他方位上，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1至图6示出本申请多个实施例的半导体封装结构示意图。参看图1至图6，所述半导体封装(英文一般为Integrated Circuit，也有称为Chip package)包括：封装基板401，其具有第一表面。封装基板401可以是由诸如玻璃纤维增强树脂(ABF)等材料形成的有机基板，也可以是由诸如硅、陶瓷等材料形成的无机基板。
如图9所示，封装基板401上布设有导电迹线，导电迹线可以包括位于封装基板401内部的金属走线和位于封装基板401第一表面的接合点402和第二表面的BGA/LGA引脚403。金属走线、接合点402和BGA/LGA引脚403可以由铜、铝、锡、铅或它们的合金等导电材料形成。
继续参看图1至图6所示，多个输入/输出半导体晶粒(IO Die，文中也会以该英文名称指代描述)，包括输入/输出半导体晶粒101和301，设置在所述封装基板401的第一表面之上，并沿着所述封装基板401的周边布置，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒垂直直连的第一互联部分101a。其中，从图1至图6中可以看出，这里相邻的半导体晶粒包括图示方位横向相邻的IO Die和纵向相邻的Core Die。需要说明的是，这里的用语“周边”可以是封装基板的每个边上，也可以是封装基板的部分边上。
核半导体晶粒(Core Die，在本文中也以该英文名词描述)201，设置在所述封装基板401的第一表面之上，并位于所述多个输入/输出半导体晶粒围设的区域中，其中，每个核半导体晶粒201具有与相邻的半导体晶粒直连的第二互联部分；所述第一互联部分101a与所述第二互联部分互联。
为了帮助理解本发明实施例提供的技术方案，现结合图1所示的实施例进行详细描述如下：
在一些相关技术中，虽然对大尺寸晶粒进行了拆分，但IO接口仍全部集成于CoreDie上，单个芯片尺寸仍较大，良率仍较低，而且，不便于进一步扩展互联更多的晶粒。
如图1所示，本发明实施例中，将用于输入输出的接口部分分离出来，形成单独IODie，并将IO Die分为串行101和并行301，分别放置在上下左右(在芯片领域中也以东南西北称呼方位)四边，一方面降低Die的尺寸，另一方面使各IO Die的IO端子102和端子303在整个芯片组外侧，靠近封装边缘，当与外部设备或电子器件互联时，可以减少IO102和303与其之间的走线距离，从而提高信号传输质量。
其中，一般来说，串行IO Die是指使用一对或多对信号线来传输数据和指令的芯片，每次传输一个或几个比特，但可以实现较高的数据速率和较远的传输距离。并行IO Die是指使用多对信号线来传输数据和指令的芯片，每次可以传输多个比特，但通常需要较低的数据速率和较近的传输距离，尽管并行IO Die传输速率低，但是其位宽大。
在物理结构上，串行IO Die和并行IO Die的主要区别在于信号线的数量和排列方式。串行IO Die通常使用较少的信号线，其其信号线紧密地排列在一起，以实现较高的边缘密度和面积密度，即每毫米或每平方毫米的数据吞吐量。而并行IO Die通常使用较多的信号线，即位宽大，且并行IO Die的信号线通常需要较大的间距，以减少信号线之间的串扰和延迟不匹配。
在电学结构上，一般地，串行IO Die和并行IO Die的主要区别在于信号的驱动和恢复方式。串行IO Die通常使用低电压和未端接的单端信号，以降低功耗和噪声。并行IODie通常使用较高的电压和端接的差分信号，以提高信号的鲁棒性和容错性。
请参看图1至图6所示，类似地，拆分大尺寸Core Die为多个小尺寸Core Die 201，一方面降低Die的尺寸，另一方面可以根据需求，按照任意所需数目插入在IO Die围设的区域中间，从而进行扩展互联更多的晶粒，实现高密度互联。
此外，IO Die 101及301与Core Die 201之间，Core Die 201与Core Die 201，及相邻IO Die之间均采用短距离规整的网格互联相连。其中，由于采用短距离垂直直连，所以可以增加线数，进而增加带宽，从而在芯片内部减少大量的窄位宽变为宽位宽的寄存器操作，从而减少延时，保证跨Die延时、非一致内存访问(NUMA，Non Uniform Memory Access)性能满足要求。
因此，本发明实施例中，通过将大尺寸的Die根据功能拆分成IO Die和Core Die，并将多个输入/输出半导体晶粒IO Die沿着封装基板的周边布置，并将核半导体晶粒CoreDie 201位于输入/输出半导体晶粒围设的区域中，便于进一步降低单个晶粒的尺寸，从而提高制造良率；进一步地，通过直连互联拓扑，可以缩短信号传输路径。并且该方案实现了高密度、高性能、低功耗和低成本的半导体封装。
请参看图1至图3所示，在一些实施例中，所述输入/输出半导体晶粒可以包括至少两种不同结构类型的输入/输出半导体晶粒，例如，串行输入/输出半导体晶粒101和并行输入/输出半导体晶粒301。串行输入/输出半导体晶粒101可以包括用于实现高速串行通信的串行输入/输出接口102，其中，串行输入/输出接口102可以包括用于接收和发送信号的收发器。并行输入/输出半导体晶粒301可以包括用于实现高速并行通信的并行输入/输出端接口303。其中，一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第二边，所述第一边与第二边为相邻或相对的两个边。
例如，如图1所示，一种类型的输入/输出半导体晶粒101设于所述封装基板的上边，另一种类型的输入/输出半导体晶粒301设置于所述封装基板的左边，上边和左边为相邻的两个边。如图2及图3所示，一种类型的输入/输出半导体晶粒101设于所述封装基板的上、下两边，另一种类型的输入/输出半导体晶粒301至少设置于所述封装基板的左、右两边。当然，一种类型的输入/输出半导体晶粒设于所述封装基板的上边，另一种类型的输入/输出半导体晶粒根据封装需要还可以设置于所述封装基板的下边，限于篇幅，就未再进行图示示意。
根据图1至图3示意的方案对比可知，本发明实施例中，通过对IO Die分离出来，并在Die间互联的方向上设置第一互联部分101a，可以扩展更多Die，实现高密度互联。
如图4至6所示，在另一些实施例中，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒，其中，一种类型的输入/输出半导体晶粒101或301分离设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒301或101与所述核半导体晶粒201集成设置，并且位于所述封装基板401的第二边，所述第一边与第二边为相邻或相对的两个边。
例如，在图4中，一种类型的输入/输出半导体晶粒101分离设置于所述封装基板401的上、下两边，另一种类型的输入/输出半导体晶粒301与所述核半导体晶粒集成设置，并且分别设于所述封装基板的左边和右边。一种类型的输入/输出半导体晶粒可以包括多个单独设置的输入/输出半导体晶粒，彼此间用第一互联部分101a左右互联，如图2、图3和图4所示。也可以包括多个集成设置于一体的输入/输出半导体晶粒101，如图5和图6所示。
具体的，每种类型的输入/输出半导体晶粒101或301至少包括一个输入/输出部分，设置在该输入/输出半导体晶粒的外侧边缘。示例性地，如图1所示，IO Die的IO端子102和端子303在整个芯片组外侧，靠近封装边缘，这样可以减少IO 102和303走线距离，提高信号质量。
请参看图1所示，第一互联部分101a可以包括微焊球或金属凸块，其中，微焊球或金属凸块可以由锡、铅、铜、银或它们的合金等材料形成。第一互联部分101a可以通过翻转芯片法将输入/输出半导体晶粒与封装基板401上的对应位置连接。例如，串行输入/输出半导体晶粒101可以设置在封装基板401的上边和下边，其中，每个串行输入/输出半导体晶粒101具有位于其外侧边缘处的输入/输出部分。并行输入/输出半导体晶粒301可以设置在封装基板401的左边和右边，其中，每个并行输入/输出半导体晶粒301具有位于其外侧边缘处的并行输入/输出部分。第一互联部分101a可以沿着输入/输出半导体晶粒的上、下、左和右边分别设置，以实现与相邻的半导体晶粒的垂直直连。
再如图2所示，例如，串行输入/输出半导体晶粒101可以设置在封装基板401的上边，其中，每个串行输入/输出半导体晶粒101具有位于其外侧边缘处的输入/输出部分，以及位于其内侧边缘处的第二互联部分，例如，PHY接口，用于Die间互联。具体的，这个接口可以是由PHY芯片实现，当描述接口由PHY芯片实现时，是指PHY芯片包含了实现PHY接口所需的所有电路和功能。PHY接口是一种规范或标准，它定义了数据如何在物理层进行传输。而PHY芯片则是实现这些规范的具体设备，它包含了转换、编码、解码等一系列功能，以满足PHY接口应用于Die间互联的要求。并行输入/输出半导体晶粒301可以设置在封装基板401的左边，其中，每个并行输入/输出半导体晶粒301具有位于其外侧边缘处的并行输入/输出部分，以及位于其内侧边缘处的第二互联部分。
在一些实施例中，请参看图1至图6所示，在封装基板401之上，位于多个输入/输出半导体晶粒围设的区域中设置核半导体晶粒201，其中，每个核半导体晶粒201具有与相邻的半导体晶粒垂直直连的第二互联部分203。核半导体晶粒201可以包括用于执行计算任务的计算核心202，例如，处理器、内存、加速器等。如图1至6所示，核半导体晶粒201可以为奇数个或偶数个，这样，可以根据需要灵活插入到IO Die之间，实现更多扩展。如图1至6所示，并且相邻核半导体晶粒201之间可以通过第二互联部分203垂直直连。第二互联部分203与第一互联部分101a结构及实现方式基本相同，就不再赘述。
如图1至6所示，其中，每个核半导体晶粒还包括：硅衬底，用于承载半导体器件，所述第二互联部分203沿所述硅衬底的上、下、左和右边分别设置，如图2和图3示例的方案中。
或者，所述第二互联部分203沿所述硅衬底的上和下分别设置。
或者，所述第二互联部分203沿所述硅衬底的左和右边分别设置。
或者，所述第二互联部分203沿所述硅衬底的三个相邻方位边分别设置，如图4至图6所示。
至少一个计算核心202，设置在所述硅衬底的中心区域。
示例性地，针对CORE Die 201由于需要彼此互联，要求CORE DIE上、下左和右应设置为Die间互联PHY203，中间为计算核心202。
由于Core Die与Core Die上下之间，Core Die与IO Die上下之间为相对互联，因此PHY方向需要相反，因此，在一些实施例中，所述第一互联部分101a与所述第二互联部203分别为PHY接口，所述第一互联部分101a的信号接收端与所述第二互联部203的信号发送端相对设置，所述第一互联部分101a的信号发送端与所述第二互联部203的信号接收端相对设置。
在一些实施例中，位于封装基板401相同侧的第一互联部分101a接收端和发送端设置方向相同，位于封装基板401相同侧的第二互联部203的接收端和发送端设置方向相同。示例性地，如图7所示，R代表receive接收，T代表transmit发送，Core Die 201的上下边的203相反，而Core Die与Core Die东西间互联时，Core Die 203旋转180度后自动相反，因此，东西边也相反。
针对IO Die 101，由于需要与Core Die 201和相邻IO Die 101相连，因此其下边及右边为Die间互联PHY103，上边通常为串行IO接口，旋转后左右的IO之间也可以进行互联；
针对IO Die 302，由于需要与Core Die 201相连，因此其右边及上下边为Die间互联PHY接口，左边通常为并行IO接口，上下摆放后，可以通过其上下PHY进行互联。
可以理解的是，作为一个半导体封装，还会有其它的封装组成部分，例如，还会在封装基板401上形成保护层，以覆盖输入/输出半导体晶粒和核半导体晶粒201，从而保护封装内部的元件免受外界环境的影响。但为了突显本发明创新主旨所在，本文重点对与本发明关联性比较紧密的部分进行描述，其余部分省略或简略描述。
如图9所示，针对前述实施例提及的Die间采用直连互联方式，具体的，所述封装基板的第二表面上设有BGA/LGA引脚403，所述封装基板上中布设有第一金属走线和第一过孔404，所述封装基板的第一表面上对所述输入/输出半导体晶粒和核半导体晶粒分别设有用于焊接的接合点402，所述接合点可以是金属焊盘或金属凸块，所述金属凸块例如可以为C4焊球。所述金属走线及过孔404对Die间互联的接合点进行连接，将其余IO接口及电源地通过金属走线及过孔连接至所述BGA/LGA引脚403。
如图10所示，为了增加带宽，在一些实施例中，在所述接合点402上设有中介层501，所述中介层中布设有第二金属走线和第二过孔502，所述第二金属走线比所述第一金属走线的直径小，这样可以增加互联密度，用所述第二金属走线和第二过孔502将芯片的Die间互联对应的微焊球503进行连接，将其它IO及电源地微焊球503通过interposer501中的第二金属走线连接接合点402，该接合点402可以为C4焊球。再通过封装基板401中的第一金属走线及过孔连接至至BGA/LGA引脚403。
示例性地，Die可以通过2.5Dinterposer(中介层)501(绝缘介质可以为硅或是聚酰亚胺等)中更细的第二金属走线及过孔502增加互联密度，将芯片的Die间互联对应的微焊球503进行连接。通过ABF基板401中金属走线及过孔404对Die间互联的c4焊球402进行连接，同时将其它IO及电源地微焊球503通过interposer501中的第一金属走线连接c4焊球402，再通过ABF基板401中的金属走线及过孔连接至至BGA/LGA引脚403。
请参看图11所示，在一些实施例中，所述封装基板第二表面的引脚pin 601交错分布，方便主板出线。具体的，所述封装基板401的第二表面包括：第一引脚区域401a、第二引脚区域401b、第三引脚区域401c及第四引脚区域401d，所述第一引脚区域401a分布于所述封装基板401的第二表面的左侧，所述第二引脚区域401b分布于所述封装基板401的第二表面的上部，所述第三引脚区域分布于所述封装基板401的第二表面的右侧，所述第四引脚区域401d分布于所述封装基板401的第二表面的下部；所述第一引脚区域401a、第二引脚区域401b、第三引脚区域401c及第四引脚区域401d围设的中心区域603设有去耦电容，用于优化电源性能。
其中，第一引脚区域401a上布设的引脚靠左边从上至下分布，保证并行IO连线通道，所述第三引脚区域401c上布设的引脚靠左边从下至上分布，且与该区域对应的多个IODie均旋转180度，保证并行IO连线通道，且整体呈对称分布。
示例性地，在所述封装基板的第二表面的中间空出中心区域位置603，增加去耦电容，优化电源性能。为支持通常的并行IO Die 301的并行IO PHY 303出线，其IO PIN 602分布在基板左右两边；具体的，左边多个IO Die上的并行通道，基板对应pin均靠左边从上至下分布，保证并行IO连线通道；右边多个IOD Die均旋转180度，基板并行IO通道均靠右边从下至上分布，保证并行IO连线通道。为支持通常的串行IO Die 101的串行IO PHY 102出线，其IO PIN 604分布在基板上下两边，同时串行通道PIN分布在上下两边，这样，串行通道与并行通道两类高速信号保证互相不干扰，同时方便出线。
本发明实施例提供的基于晶粒互联的半导体封装，对Die进行进一步拆分，将IODie分离出来，从而进一步降低尺寸，可以使单个小Die良率大幅提高，总成本大幅下降。
进一步地，通过将IO Die的外部IO接口设置于封装基板的外侧边缘，Die间采用网格化直连走线互联，可以减少外部IO及内部互联走线距离，提高了信号质量。另外，由于节省了大量基板布线面积，从而缓解封装对Die总面积的约束，可以增加芯片核数，从而大幅提升性能。
进一步地，本申请中通过将Die拆分成更小尺寸的Die，在芯片不变的情况下，便于灵活组合，改变封装互联结构，从而可以大幅增强扩展性。
实施例二
图12是本申请一实施例形成半导体封装结构的流程示意图。参看图1及图12，本发明实施例还提供一种形成半导体封装结构的方法，其包括以下步骤：
S210、提供一封装基板401，所述封装基板401上布设有导电迹线。对应的封装基板在图9所示的半导体封装结构中示出。封装基板401可以由诸如玻璃、陶瓷、有机材料或其他合适的材料形成，在一些实施例中，所述封装基板为ABF基板。导电迹线可以通过光刻和蚀刻工艺形成。
S220、在封装基板401之上，沿着封装基板401的至少一部分周边布置多个输入/输出半导体晶粒(IO Die)101和301，其中，每个输入/输出半导体晶粒101具有与相邻的半导体晶粒垂直直连的第一互联部分101a和302，用于Die间互联。
其中，多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒。例如，图1示出输入/输出半导体晶粒101为一种类型，而输入/输出半导体晶粒301为另一种类型。具体的，在所述封装基板401之上，沿着所述封装基板401的至少一部分周边布置多个输入/输出半导体晶粒包括：将一种类型的输入/输出半导体晶粒101至少设置于所述封装基板401的第一边，以及，将另一种类型的输入/输出半导体晶粒301至少设置于所述封装基板401的第二边；其中，所述第一边与第二边为相邻或相对的两个边。
S230、在封装基板401之上，位于多个输入/输出半导体晶粒围设的区域中设置核半导体晶粒201，其中，每个核半导体晶粒201具有与相邻的半导体晶粒垂直直连的第二互联部203。核半导体晶粒201可以包括计算核心，其中，该计算核心可以是中央处理单元(CPU)管芯、微控制单元(MCU)管芯等。第二互联部203通过焊接或金属至金属直接接合等方式与相邻的半导体晶粒连接，实现Die间互联，如图9所示，在一些实施例中，通过金属导线和过孔404实现Die间连接。
需要说明的是，步骤S230和S240可以互换或同时执行，S230和S240仅仅是为了描述方便，可以理解该步骤的描述不限定其具体工序的先后。
S240、将所述第一互联部分与所述第二互联部分通过所述导电迹线互联。
根据本发明的一些实施例，第一互联部分101a、302与第二互联部203分别为PHY接口。其中，将第一互联部分101a和302与第二互联部203通过导电迹线互联包括：将第一互联部分101a的信号接收端与第二互联部203的信号发送端相对设置；以及，将第一互联部分101a的信号发送端与第二互联部203的信号接收端相对设置；以及，在同侧相邻的输入/输出半导体晶粒之间以及核半导体晶粒201之间，将对应的信号接收端和发送端同向设置。这样，可以实现高速、低功耗和低干扰的信号传输。
需要说明的是，该实施例提供的方法可以由某一设备实施，当用户在使用该设备形成半导体封装时，可以再现本申请实施例中所述的方法流程。此外，由于本申请中各个实施例之间存在技术构思相同之处，采用关联的描述方法，因此，可以相互参看，此处不再赘述。
综上，本发明实施例提供的基于芯粒互联的半导体封装及方法，通过分离出IODie，并将其拆分为多个IO Die，分别放置在封装基板的周边，便于进一步降低单个晶粒的尺寸，从而提高制造良率：
进一步地，通过使IO接口(即输入/输出部分)在整个芯片组外侧，靠近封装边缘，可以减少IO走线距离，提高信号质量。
进一步地，通过拆分Core Die为多个Die，一方面降低Die的尺寸，另一方面可以根据需求，灵活插入在IO Die围成的区域中，从而便于进行扩展互联更多Die，实现高密度互联。
最后，Die间互联均采用短距离规整的网格垂直互联，可以增加线数，进而增加带宽，以在芯片内部减少大量的窄位宽变为宽位宽的寄存器操作，从而减少延时，保证跨Die延时、非一致内存访问性能满足要求。
需要说明的是，在本文中，各个实施例之间描述的方案的侧重点不同，但是各个实施例又存在某种相互关联的关系，在理解本申请方案时，各个实施例之间可相互参照；另外，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者测量控制单元不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者测量控制单元103所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者测量控制单元中还存在另外的相同要素。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种半导体封装，其特征在于，所述半导体封装包括：
封装基板，具有第一表面；
多个输入/输出半导体晶粒，设置在所述封装基板的第一表面之上，并沿着封装基板的周边布置，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒直连的第一互联部分；
核半导体晶粒，设置在所述封装基板的第一表面之上，并位于所述多个输入/输出半导体晶粒围设的区域中，其中，每个核半导体晶粒具有与相邻的半导体晶粒直连的第二互联部分；
所述第一互联部分与所述第二互联部分互联。
2.根据权利要求1所述的半导体封装，其特征在于，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒，其中，一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第二边，所述第一边与第二边为相邻或相对的两个边。
3.根据权利要求1所述的半导体封装，其特征在于，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒，其中，一种类型的输入/输出半导体晶粒分离设置于所述封装基板的第一边，另一种类型的输入/输出半导体晶粒与所述核半导体晶粒集成设置，并且位于所述封装基板的第二边，所述第一边与第二边为相邻或相对的两个边。
4.根据权利要求1至3任一所述的半导体封装，其特征在于，每种类型的输入/输出半导体晶粒至少包括一个输入/输出部分，设置在该输入/输出半导体晶粒的外侧边缘。
5.根据权利要求1所述的半导体封装，其特征在于，所述核半导体晶粒为奇数个或偶数个，并且，相邻核半导体晶粒之间通过所述第二互联部分垂直直连。
6.根据权利要求1或5所述的半导体封装，其特征在于，
每个核半导体晶粒还包括：硅衬底，用于承载半导体器件，所述第二互联部分沿所述硅衬底的上、下、左和右边分别设置；或者，
所述第二互联部分沿所述硅衬底的上和下分别设置；或者，
所述第二互联部分沿所述硅衬底的左和右边分别设置；
至少一个计算核心，设置在所述硅衬底的中心区域。
7.根据权利要求1所述的半导体封装，其特征在于，所述第一互联部分与所述第二互联部分分别为PHY接口，所述第一互联部分的信号接收端与所述第二互联部分的信号发送端相对设置，所述第一互联部分的信号发送端与所述第二互联部分的信号接收端相对设置。
8.根据权利要求7所述的半导体封装，其特征在于，位于封装基板相同侧的第一互联部分接收端和发送端设置方向相同，位于封装基板相同侧的第二互联部分的接收端和发送端设置方向相同。
9.一种形成半导体封装的方法，包括步骤：
提供一封装基板，所述封装基板上布设有导电迹线；
在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒，其中，每个输入/输出半导体晶粒具有与相邻的半导体晶粒垂直直连的第一互联部分；
以及，在所述封装基板之上，位于所述多个输入/输出半导体晶粒围设的区域中设置核半导体晶粒，其中，每个核半导体晶粒具有与相邻的半导体晶粒垂直直连的第二互联部分；
将所述第一互联部分与所述第二互联部分通过所述导电迹线互联。
10.根据权利要求9所述的方法，其特征在于，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒；
所述在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒包括：将一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第一边，以及，将另一种类型的输入/输出半导体晶粒至少设置于所述封装基板的第二边；其中，所述第一边与第二边为相邻或相对的两个边。
11.根据权利要求9所述的方法，其特征在于，所述多个输入/输出半导体晶粒包括至少两种不同结构类型的输入/输出半导体晶粒；
所述在所述封装基板之上，沿着所述封装基板的至少一部分周边布置多个输入/输出半导体晶粒包括：将一种类型的输入/输出半导体晶粒分离设置于所述封装基板的第一边；以及，
将另一种类型的输入/输出半导体晶粒与所述核半导体晶粒集成于一体，并附接于所述封装基板的第二边；其中，所述第一边与第二边为相邻或相对的两个边。
12.根据权利要求9所述的方法，其特征在于，所述第一互联部分与所述第二互联部分分别为PHY接口；
所述将所述第一互联部分与所述第二互联部分通过所述导电迹线互联包括：将所述第一互联部分的信号接收端与所述第二互联部分的信号发送端相对设置；以及，将所述第一互联部分的信号发送端与所述第二互联部分的信号接收端相对设置；
以及，在同侧相邻的输入/输出半导体晶粒之间以及核半导体晶粒之间，将对应的信号接收端和发送端同向设置。
CN202311508563.7A 2023-11-13 2023-11-13 基于晶粒互联的半导体封装及方法 Pending CN117525046A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311508563.7A CN117525046A (zh) 2023-11-13 2023-11-13 基于晶粒互联的半导体封装及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311508563.7A CN117525046A (zh) 2023-11-13 2023-11-13 基于晶粒互联的半导体封装及方法

Publications (1)

Publication Number Publication Date
CN117525046A true CN117525046A (zh) 2024-02-06

Family

ID=89741291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311508563.7A Pending CN117525046A (zh) 2023-11-13 2023-11-13 基于晶粒互联的半导体封装及方法

Country Status (1)

Country Link
CN (1) CN117525046A (zh)

Similar Documents

Publication Publication Date Title
US11831312B2 (en) Systems and methods for implementing a scalable system
US20230238356A1 (en) Embedded multi-die interconnect bridge with improved power delivery
US11901280B2 (en) Ground via clustering for crosstalk mitigation
US7611924B2 (en) Integrated circuit package with chip-side signal connections
US10008451B2 (en) Bridge interconnect with air gap in package assembly
US6404648B1 (en) Assembly and method for constructing a multi-die integrated circuit
US11955431B2 (en) Interposer structures and methods for 2.5D and 3D packaging
JP2016063218A (ja) 相互接続ルーティング構成及び関連技術
US20140321091A1 (en) Package substrate with high density interconnect design to capture conductive features on embedded die
US7589414B2 (en) I/O Architecture for integrated circuit package
US11482481B2 (en) Semiconductor device and system
JP6159820B2 (ja) 半導体装置および情報処理装置
CN221176222U (zh) 基于晶粒互联的半导体封装
CN117525046A (zh) 基于晶粒互联的半导体封装及方法
CN213635986U (zh) 一种基于FPGA与DSP高性能通用数字信号处理SiP电路
CN114400209A (zh) 中介层、半导体封装器件和电子装置
US20080116585A1 (en) Multi-chip structure
CN210403697U (zh) 一种半导体芯片的大板级封装结构
CN116093075A (zh) 一种芯片和实现多种芯片互连的设计方法
zur Nieden Micro electronic packaging technologies: status and trends

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination