CN114400209A - 中介层、半导体封装器件和电子装置 - Google Patents
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Abstract
本公开实施例提供一种中介层和半导体封装器件。该中介层包括：载体层；在载体层上方依次铺设的多个金属层；以及填充在多个金属层的相邻金属层之间的绝缘介质层，其中，采用多个金属层的至少一个第一金属层的导电图案形成第一半导体芯片和第二半导体芯片之间的第一组互联走线，以及采用多个金属层的至少一个第二金属层的导电图案形成第一半导体芯片和第二半导体芯片之间的第二组互联走线，第一半导体芯片和第二半导体芯片设置在中介层之上，至少一个第一金属层和至少一个第二金属层之间间隔至少一个其他金属层，至少一个其他金属层中的至少一个用作接地层。本公开实施例提供的中介层，通过在特定金属层进行走线层布局，实现了电性能的有效优化。
Description
技术领域
本公开涉及半导体器件制备领域，具体而言，涉及一种中介层、半导体封装器件和电子装置。
背景技术
随着对高效能运算(HPC)芯片性能要求持续提升，将多个半导体芯片(包括裸片)封装在单一芯片中已经成为实现小体积、高效能芯片的重要方式，其中，2.5D封装和3D封装都是现今实现这一方式的热门手段。2.5D封装技术，又称为中介层(interposer)技术，主要是将多个半导体芯片放置在中介层(interposer)的顶部，通过芯片的引脚和中介层中的布线实现互连。
通过分析发现，在2.5D封装技术中，中介层包括至少一个金属层和介质层，因而选用一个或多个金属层作为信号层，而信号层的布线区域呈现集总参数效应(RC效应)，因此要设法减小电阻和电容以提高信号层的电性能，但是目前由于工艺的限制，金属层较薄，损耗较大，也就是电阻较大，并且为了隔离两个信号层之间的电信号串扰，信号层的周边都会放置接地层，根据电容原理，从而导致电容变大。在此基础上，中介层的组织和设计成为提高信号的电性能的关键。
发明内容
有鉴于此，本公开是提供一种中介层、半导体封装器件和电子装置，目的是通过中介层的组织和设计提高信号的电性能。
第一方面，本公开实施例提供一种中介层，包括：
载体层；
在所述载体层上方依次铺设的多个金属层；以及
填充在所述多个金属层的相邻金属层之间的绝缘介质层，
其中，采用所述多个金属层的至少一个第一金属层的导电图案形成第一半导体芯片和第二半导体芯片之间的第一组互联走线，以及采用所述多个金属层的至少一个第二金属层的导电图案形成所述第一半导体芯片和所述第二半导体芯片之间的第二组互联走线，所述第一半导体芯片和所述第二半导体芯片设置在所述中介层之上，所述至少一个第一金属层和所述至少一个第二金属层之间间隔至少一个其他金属层，所述至少一个其他金属层中的至少一个用作接地层。
在一些实施例中，所述多个金属层的层数至少为五层。
在一些实施例中，当所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第五个金属层分别作为所述至少一个第一金属层和所述至少一个第二金属层，以及将所述第二个和第五个金属层之间的两个金属层均作为接地层。
在一些实施例中，当所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第五个金属层分别作为所述至少一个第一金属层和所述至少一个第二金属层，并采用所述载体层开始向上计数的第三个金属层的导电图案形成所述第一半导体芯片和所述第二半导体芯片之间的第三组互联走线，以及将所述载体层开始向上计数的第四个金属层作为接地层。
在一些实施例中，所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第一个和第二个金属层作为所述至少一个第一金属层，将从所述载体层开始向上计数的第四个和第五个金属层作为所述至少一个第二金属层，并将从所述载体层开始向上计数的第三个金属层作为接地层。
在一些实施例中，所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第三个金属层作为所述至少一个第一金属层，将从所述载体层开始向上计数的第五个金属层作为所述至少一个第二金属层，并将从所述载体层开始向上计数的第四个金属层作为接地层。
在一些实施例中，所述中介层还包括：多个连接垫，用于承载并分别与所述第一半导体芯片和所述第二半导体芯片的信号引脚电性连接。
在一些实施例中，所述绝缘介质层设置有导电通孔。
在一些实施例中，所述第一组互联走线和所述第二组互联走线的长度一致。
在一些实施例中，所述载体层为硅层，或者为由玻璃基板、金属基板、矽基板或陶瓷基板以及在相应基板上设置的钝化层组成的复合层。
第二方面，本公开实施例提供一种半导体封装器件，包括：
基板；
在所述基板上方设置的上述的中介层；
在所述中介层上方设置的所述第一半导体芯片和所述第二半导体芯片，
其中，所述第一半导体芯片和所述第二半导体芯片经由所述中介层电性互联,并经由所述中介层与所述基板电性连接。
在一些实施例中，所述基板为BGA封装基板。
在一些实施例中，所述第一半导体芯片为图形处理器，所述第二半导体芯片为高性能存储单元。
第三方面，本公开实施例提供一种电子装置，包括：上述任一项所述的半导体封装器件；以及用于支撑并与所述半导体封装器件电性连接的印刷电路板。
本公开实施例在现有加工工艺的前提下，通过在特定金属层进行中介层的走线层布局，实现电性能的有效优化。
附图说明
通过参考以下附图对本公开实施例的描述，本公开的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是一种电子装置的示意图；
图2a是基于2.5D封装技术的单一封装器件内集成了两个芯片的截面图；
图2b是与图2a对应的俯视图；
图2c是基于2.5D封装技术的单个封装器件安装在主板上的示意性截面图；
图3是一个示例性的中介层的截图面；
图4a至图4d用于示意基于图3所示的中介层实现两个芯片之间的互联走线的四种出线设计；
图5是图4d提供的出线设计中的一部分的三维图。
具体实施方式
以下基于实施例对本公开进行描述，但是本公开并不仅仅限于这些实施例。在下文对本公开的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本公开。为了避免混淆本公开的实质，公知的方法、过程、流程没有详细叙述。另外附图不一定是按比例绘制的。
本文涉及以下术语。
裸片(Die)：也称作裸芯片、裸晶或晶片等，指从晶圆上切割下来的没有经过封装的芯片，每个裸片是一个独立的功能尚未封装的芯片，不能直接应用于实际电路当中。由于裸片极易受外部环境的温度、杂质和物理作用力的影响，很容易遭到破坏，所以需要封入一个密闭空间内，引出相应的引脚，才能作为一个基本的元器件使用。
电子装置
图1是一种电子装置的示意图。如图上所示，电子装置10提供主板1000，在主板1000上设置各种组件。主板1000例如为印刷电路板。主板1000上承载各种组件，包括但不限于处理器(CPU)1002、图形处理器1003、动态随机存取存储器1004、静态随机存取存储器1010、闪存1006、GPS芯片1008、等等。这些组件通过物理和电气方式耦合到主板1000上。主板1000提供各种组件之间的通信功能。在进一步的实施方式中，例如，一些组件的功能可集成在处理器中，例如，动态随机存取存储器1004、静态随机存取存储器1010可集成在一个片上系统并将其作为本实施例中的处理器1002中。
处理器(CPU)来自于传统的计算机系统，是起到总控和调度作用的处理器。它在逻辑控制方面非常有效，但在专用性方面往往存在不足，因此有时会和各种专用的加速单元集成在一起，例如，专用于神经网络模型计算的加速单元、在图形处理方面效率更高的图形处理器、等等。在本实施例中，将处理器1002和图形处理器1003通过主板1000集成在同一个电子装置10中。
通信芯片实现无线通信，以便于向电子装置10以及从电子装置10传输数据。术语“无线”并不意味着相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片可实现多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及指定为3G、4G、5G及以上的任何其它无线协议。既然有很多不同的通信协议，基于每种通信协议，都可以构建独立的通信芯片。例如图上主板1000上设置了GPS芯片1008、蓝牙芯片1007，此外板1000还会设置一些专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等芯片。此外，其他功能，例如视频编解码、指南针、各种组件驱动、等等，也可以形成各种组件并通过主板1000集成到电子装置10中。
此外，电子装置中还包括一些不通过主板1000集成到装置10的组件，例如声卡1009、键盘1012、网卡1014和鼠标1013。这些组件为装置10提供输入输出功能。
电子装置10可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置10不限于此，而是可以是处理数据的任何其他电子装置。
半导体封装器件
通常，大量的微电子电路集成在半导体芯片(包括裸片)中。然而，半导体芯片本身可能无法作为成品使用，并且可能由于外部物理或化学冲击而损坏。因此，半导体芯片需要以封装状态在电子装置等中使用,在本文中将这样的封装体称为半导体封装器件。
就电性连接而言，半导体封装器件通常用于补偿半导体芯片与电子装置的主板(例如图1的主板1000)之间的电路宽度的差异。具体而言，半导体芯片的信号引脚的尺寸以及半导体芯片的各个信号引脚之间的间距非常细小，而在电子装置中使用的主板的组件安装件的尺寸和主板的组件安装件之间的间距显著大于半导体芯片的信号引脚的尺寸和半导体芯片的信号引脚之间的间距，因此，可能难以将半导体芯片直接安装在主板上，一般需要采用封装技术以补偿半导体芯片与电子装置的主板之间的电路宽度的差异。
基于各种封装技术封装的半导体封装器件用于如图1所示的电子装置10中，在应用时，将半导体封装器件通过物理连接和电性连接到主板1000，例如一个半导体封装器件作为图1中的处理器1002物理连接和电性连接到主板1000上，再例如将图形处理器和高性能存储单元封装在一个半导体封装器件中并物理连接和电性连接到主板1000上，则该封装器件即可作为图1中的图形处理器1003。
众所周知，目前封装技术已经从传统的2D封装技术发展到2.5D封装和3D封装。其中，2.5D封装是基于中介层(interposer)进行多个芯片互联的封装技术，下文将参照附图更详细地描述本公开实施例提供的采用2.5D封装技术封装的半导体封装器件及其使用的中介层。
图2a是基于2.5D封装技术的单一封装器件内集成了两个芯片的截面图，图2b是与图2a对应的俯视图。
如图上所示，中介层103设置在基板101的上表面上，半导体芯片105和106设置在中介层103的上表面。半导体芯片105和106分别经由信号引脚109和111与中介层103电性连接，中介层103经由连接件110与基板101电性连接。图上示意性地示出了在中介层103的内部用于电性连接的走线102、104和108，其中，走线108用于芯片105和106之间的互联，走线104和102用于将芯片105和106电性连接到连接件110，以进而电性连接到基板101。基板101的下表面设置有BGA焊球107，以与例如图1所示的主板1000的组件安装件进行电性连接。
从图上可以看出，芯片105和106之间可以通过基板101进行间接信号传输，也可以通过两者之间的互联走线进行直接信号传输，很显然，通过互联走线进行直接信号传输，信号延迟度更低。当然某些特定的场景，如果互联走线受到较多的其他信号干扰等，则也可能存在延时度更高的情况。
从图上还可以看出，芯片105和106之间的互联走线包括多个，且实际上，为了信号同步，各个互联走线的长度应相同或大体上相同，同时由于互联走线的长度较短时有助于信号传输，因此设计时应兼顾两者来确定互联走线的长度。
图2c是基于2.5D封装技术的单个封装器件安装在主板上的示意性截面图。由于半导体芯片中的专用集成电路(ASIC)(诸如，图形处理单元(GPU))可能非常昂贵，因此以相对高的良率进行封装可以是非常重要的。出于该目的，可在安装半导体芯片之前制备具有球栅阵列(BGA)的BGA基板101，接下来，将中介层103安装在BGA基板101上，随后将半导体芯片105和106通过表面安装技术(SMT)等安装中介层103上并进行封装，最后再通过焊球107和主板上的组件安装件(即焊盘)将BGA基板101安装到主板201上。
应理解，虽然图2a至图2c中的芯片数量为2，但是本公开并不对芯片数量加以限制，并且，本公开同样不限制封装在同一封装器件内的芯片类型，例如，位于中介层的上表面的中心位置的芯片为GPU芯片，四周分别设置由多个DDR芯片堆叠在一起形成的高性能存储单元(HBM)，将中介层、GPU芯片和高性能存储单元封装在一起，以形成具有强大数据存储能力的图形处理器。
图3是一个示意性的中介层的截图面。如图上所示，中介层300包括载体层301，在载体层301之上依次设置多个金属层M1至M5，在多个金属层M1至M5的相邻金属层之间填充绝缘介质从而形成绝缘介质层D1至D4。其中，金属层由基于金属图案化工艺刻画的导电图案组成，绝缘介质层则填充并覆盖金属层的导电图案。同时绝缘介质层D1至D4设置有导电通孔V1至V4，每个导电通孔通过填充导电金属实现导电能力。
在一些情况下，载体层301采用硅材料形成，在此情况下，在载体层301中用于电信号引出的通孔为硅穿孔(TSV)。但是由于硅穿孔(TSV)的形成可能非常困难并且其制造成本也可能相当大，因此可能不利于增大半导体封装件的面积和降低半导体封装件的制造成本。因此在另一些情况下，载体层301包括玻璃基板、金属基板、矽基板或陶瓷基板以及在相应基板上设置的由无机材料或有机材料制备的钝化层。该无机材料或有机材料包括但不限于二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、聚醯亚胺(Polyimide,PI)、聚苯恶唑(Polybenzoxazole,PBO)或其组合。
如图上所示，中介层300还包括设置在中介层300的上表面的多个连接垫302和设置在中介层300的下表面的凸块311。连接垫302用于承载并电连接微凸块(Micro Bump)310,凸块311则用于电性连接到封装器件的基板(例如图2a至图2c中的基板101)。结合图2a所示，微凸块(Micro Bump)310即等同于图1中的半导体芯片的信号引脚109和111，凸块311的作用等同于图2a至图2c中的连接件110。
应指出的是，由于加工工艺和封装体体积所限，中介层的层叠结构固定，例如本实施例示意的包括5层金属层的中介层即为当前典型的设计模式，因而，为了优化中介层的电性能，只能从两个角度上改善其电性能，其中一个减小电阻(R)，另一个减小电容(C)。其中为了减小电阻R，可以将相邻金属层通过过孔的形式连接到一起，例如将M5和M4层通过过孔的连接等。为了减小电容C，可以通过选择合适的金属层分别作为信号层和接地层，从而达到在不改变任何物理结构的前提下，实现优化电性能的目标。
图4a至图4d用于示意基于图3所示的中介层实现两个芯片之间的互联走线的四种出线设计。首先需要说明的是，在图4a至图4d中，金属层之间的绝缘介质层D1至D4使用符号312表示，313表示互联走线，314表示接地线。
参考图4a所示，在本设计中，一部分的互联走线313由金属层M5和M4的导电图案以及金属层M5和M4之间的导电通孔形成，另一部分的互联走线313由金属层M1和M2的导电图案以及金属层M1和M2之间的导电通孔形成。同时金属层M3作为接地层，以及在金属层M1至M4中，除了用作互联走线313之外的导电图案可连接至地。
参考图4b所示，在本设计中，一部分的互联走线313由金属层M5的导电图案形成，另一部分的互联走线313由金属层M2和M3的导电图案以及金属层M2和M3之间的导电通孔形成。同时金属层M4可作为接地层，并且，为了避免电性能恶化，将金属层M1作为虚设(Dummy)金属层，虚设金属层是设置在器件中但不与信号线电性连接，因而不进行任何信号传输的金属层，虚设金属层主要用于起到诸如隔离和保护信号线、满足覆铜率要求等用途。此外，在金属层M1至M4中，除了用作互联走线313之外的导电图案可连接至地。
参考图4c所示，在本设计中，互联走线313均由单一金属层的导电图案形成，即图上的金属层M5、M3和M2的导电图案各自形成一部分的互联走线313。同时金属层M4作为接地层并且金属层M1作为Dummy金属层。此外，在金属层M1至M4中，除了用作互联走线313之外的导电图案可连接至地。
参考图4d所示，在本设计中，互联走线313均由单一金属层的导电图案形成，即图上的金属层M5和M2的导电图案各自形成一部分的互联走线313。同时金属层M3和M4作为接地层，M1作为Dummy金属层。
图5是图4d提供的出线设计中的一部分的三维图。应指出，图上仅示出了金属层M5至M2,并且没有示出绝缘介质层。参考图3和图4d，微凸块310即为半导体芯片(例如为芯片105)的一个信号引脚，微凸块310下方有连接垫313，连接垫313与金属层M5的导电图案中的某些走线电性连接，再通过这些走线连接到另一个连接垫313，进而电性连接到另一个微凸块310，另一个微凸块310即为例如芯片106的一个信号引脚，如此两个芯片之间基于M5层走线的两个信号引脚的互联完成，依次类推。同理，可在金属层M2层设计走线，例如芯片105的一个微凸块310通过在绝缘介质层D2-D4上的导电通孔和金属层M2层的走线电性连接到芯片106的另一个微凸块310，如此两个芯片之间基于M2层走线的两个信号引脚的互联完成。
通过仿真实验可以发现，图4d所示的出线方案，布线区域的电性能最好，图4c所示次之，图4a和图4b所示的出线方案的电性能相当，但比前两个更差一些。总结而言，即在包括5层金属层的中介层的设计中，用于互联走线设计的两个金属层之间需要一个金属层作为接地层，但更优选的是，像图4d那样，在第二个金属层和第五个金属层设计互联走线并且将两者之间的两个金属层均作为接地层。
应该指出的是，载体层如果采用硅介质，则由于硅材料不是普通的介质层，而是具有一定电导率的半导体层，所以该部分会恶化与之相邻的走线层的电性能，故有两种解决方案，一种是可以采取降低硅层的导电率的方式，一种是不在硅层相邻的金属层进行布线。此外，如果后续中介层的金属层数量增加时，例如增加到6层，或者7层，甚至更多的话，可使信号层和接地层至少隔一层或两层，以改善信号的电容效应。
本公开实施例的商业价值
本公开实施例提供的中介层，在特定金属层进行互联走线设计，以改善信号的电性能。中介层用于2.5D封装器件，从而此类器件也具有经济价值和商业价值。
应该理解，本说明书中的各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于装置和系统实施例中描述的方法，所以描述的比较简单，相关之处参见其他实施例的部分说明即可。
应该理解，上述对本说明书特定实施例进行了描述。其它实施例在权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
应该理解，本文用单数形式描述或者在附图中仅显示一个的元件并不代表将该元件的数量限于一个。此外，本文中被描述或示出为分开的模块或元件可被组合为单个模块或元件，且本文中被描述或示出为单个的模块或元件可被拆分为多个模块或元件。
还应理解，本文采用的术语和表述方式只是用于描述，本说明书的一个或多个实施例并不应局限于这些术语和表述。使用这些术语和表述并不意味着排除任何示意和描述(或其中部分)的等效特征，应认识到可能存在的各种修改也应包含在权利要求范围内。其他修改、变化和替换也可能存在。相应的，权利要求应视为覆盖所有这些等效物。
Claims (14)
1.一种中介层，包括：
载体层；
在所述载体层上方依次铺设的多个金属层；以及
填充在所述多个金属层的相邻金属层之间的绝缘介质层，
其中，采用所述多个金属层的至少一个第一金属层的导电图案形成第一半导体芯片和第二半导体芯片之间的第一组互联走线，以及采用所述多个金属层的至少一个第二金属层的导电图案形成所述第一半导体芯片和所述第二半导体芯片之间的第二组互联走线，所述第一半导体芯片和所述第二半导体芯片设置在所述中介层之上，所述至少一个第一金属层和所述至少一个第二金属层之间间隔至少一个其他金属层，所述至少一个其他金属层中的至少一个用作接地层。
2.根据权利要求1所述的中介层，其中，所述多个金属层的层数至少为五层。
3.根据权利要求2所述的中介层，其中，当所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第五个金属层分别作为所述至少一个第一金属层和所述至少一个第二金属层，以及将所述第二个和第五个金属层之间的两个金属层均作为接地层。
4.根据权利要求2所述的中介层，其中，当所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第五个金属层分别作为所述至少一个第一金属层和所述至少一个第二金属层，并采用所述载体层开始向上计数的第三个金属层的导电图案形成所述第一半导体芯片和所述第二半导体芯片之间的第三组互联走线，以及将所述载体层开始向上计数的第四个金属层作为接地层。
5.根据权利要求2所述的中介层，其中，所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第一个和第二个金属层作为所述至少一个第一金属层，将从所述载体层开始向上计数的第四个和第五个金属层作为所述至少一个第二金属层，并将从所述载体层开始向上计数的第三个金属层作为接地层。
6.根据权利要求2所述的中介层，其中，所述多个金属层的层数为五层时，将从所述载体层开始向上计数的第二个和第三个金属层作为所述至少一个第一金属层，将从所述载体层开始向上计数的第五个金属层作为所述至少一个第二金属层，并将从所述载体层开始向上计数的第四个金属层作为接地层。
7.根据权利要求1所述的中介层，所述中介层还包括：多个连接垫，用于承载并分别与所述第一半导体芯片和所述第二半导体芯片的信号引脚电性连接。
8.根据权利要求1所述的中介层，其中，所述绝缘介质层设置有导电通孔。
9.根据权利要求1所述的中介层，其中，所述第一组互联走线和所述第二组互联走线的长度一致。
10.根据权利要求1所述的中介层，其中，所述载体层为硅层，或者为由玻璃基板、金属基板、矽基板或陶瓷基板以及在相应基板上设置的钝化层组成的复合层。
11.一种半导体封装器件，包括：
基板；
在所述基板上方设置的如权利要求1至10任一项所述的中介层；
在所述中介层上方设置的所述第一半导体芯片和所述第二半导体芯片，
其中，所述第一半导体芯片和所述第二半导体芯片经由所述中介层电性互联,并经由所述中介层与所述基板电性连接。
12.根据权利要求11所述的半导体封装器件，所述基板为BGA封装基板。
13.根据权利要求11所述的半导体封装器件，其中，所述第一半导体芯片为图形处理器，所述第二半导体芯片为高性能存储单元。
14.一种电子装置，包括：如权利要求11至13任一项所述的半导体封装器件；以及用于支撑并与所述半导体封装器件电性连接的印刷电路板。
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|---|---|---|---|
| CN202111488363.0A CN114400209A (zh) | 2021-12-08 | 2021-12-08 | 中介层、半导体封装器件和电子装置 |
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| CN202111488363.0A CN114400209A (zh) | 2021-12-08 | 2021-12-08 | 中介层、半导体封装器件和电子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114400209A true CN114400209A (zh) | 2022-04-26 |
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ID=81226737
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114400209A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116344441A (zh) * | 2023-02-03 | 2023-06-27 | 佛山市顺德区舜欣电子有限公司 | 一种芯片封装方法及计算机可读存储介质 |
-
2021
- 2021-12-08 CN CN202111488363.0A patent/CN114400209A/zh active Pending
Cited By (2)
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| CN116344441B (zh) * | 2023-02-03 | 2024-01-12 | 深圳华芯星半导体有限公司 | 一种芯片封装方法及计算机可读存储介质 |
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