CN116344441B - 一种芯片封装方法及计算机可读存储介质 - Google Patents
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Abstract
本申请实施例提供了一种芯片封装方法及计算机可读存储介质，应用于芯片封装技术领域。该芯片封装方法中，对多个堆叠层上的硅通孔分别通过有限元分析进行应力分析，并基于有限元分析筛选出每个堆叠层对应的第一区域内的硅通孔。该第一区域的定义为：在该区域内的所有第一硅通孔的应力承受能力均大于第一应力值。通过对每个堆叠层都迭代设计得到第一区域以及第一区域内的第一硅通孔。而后基于多个堆叠层的第一硅通孔进行互联走线的设计，以使得互联走线尽可能地短。本申请实施例通过上述方式实现了增加硅通孔的应力承受能力的基础上，还减少了寄生效应。
Description
技术领域
本申请涉及芯片封装加工技术领域，尤其涉及一种芯片封装方法及计算机可读存储介质。
背景技术
三维堆叠结构芯片，通过在每一层结构上打造硅通孔(through silicon via，TSV)。通过TSV实现每层结构的互联。而在芯片封装加工的过程中，需要层层刻蚀加工得到每一层的结构(其中包括加工得到各层用于互联的TSV)。在不同层的加工工艺下，产生的应力也不同。而带有通孔的结构，受不同的应力，可能会出现损坏的情况，导致芯片性能下降，或者，导致芯片报废。
发明内容
本申请实施例提供一种芯片封装方法及计算机可读存储介质，提高了硅通孔在封装加工过程中的可靠性。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种芯片封装方法，该方法包括：
步骤1：进行版图设计；
步骤2：筛选出所述版图设计中关于待加工芯片的每一堆叠层中需要加工的多个第一硅通孔；
步骤3：对所述每一堆叠层的所述多个第一硅通孔进行有限元应力分析，得到所述每一堆叠层的第一区域和第二区域；所述第一区域上的所述第一硅通孔承受应力值大于或等于第一应力值；所述第二区域上的第一硅通孔承受应力值小于所述第一应力值；
步骤4：对所述每一堆叠层中的所述第二区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域。
在本申请实施例中，通过每个堆叠层的应力进行分析，筛选出每个堆叠层上应力承受能力大于或等于第一应力值的硅通孔，而后将应力承受能力小于第一应力值的硅通孔进行重新设计，从而使得每个堆叠层上的硅通孔的应力承受能力都尽可能的大。
在一种可能的实施方式中，所述方法还包括：
步骤5：对所述每个堆叠层上的所述多个第一硅通孔进行互联走线设计。
在本申请实施例中，通过对所有的堆叠层上的硅通孔都进行重新设计后，使得每个第一硅通孔的应力承受能力都大于第一应力值。但因经过多次迭代，互联走线的布局可能会产生较大改变。而互联走线会在堆叠层之间产生寄生效应。故需要重新设计互相走线，以可能缩短互联走线，从而实现降低其产生的寄生效应。
在一种可能的实施方式中，所述步骤5具体包括：
步骤5.1：确定第一互联走线；所述第一互联走线为垂直连接三个以上的多个所述堆叠层上的所述第一硅通孔的互联走线。
在一种可能的实施方式中，所述步骤5还包括：
步骤5.2：确定第二互联走线；所述第二互联走线垂直连接相邻两个所述堆叠层上的所述第一硅通孔的互联走线。
在一种可能的实施方式中，所述步骤3还包括：
得到第三区域；所述第三区域为设计和/或加工过程中不允许设置硅通孔的区域。
在一种可能的实施方式中，所述步骤4具体包括：
对所述每一堆叠层中的所述第二区域和所述第三区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域。
在一种可能的实施方式中，所述步骤4具体包括：
步骤3.1：对所述每一堆叠层分别建立加工平面坐标系；
步骤3.2：获取所述多个第一硅通孔在对应的所述加工平面坐标系下的坐标位置；
步骤3.3：获取每个所述第二区域和所述第三区域在平面坐标系下的坐标函数，得到所述第二区域和所述第三区域的区域函数组；
步骤3.4：依次计算判断每个所述第一硅通孔的坐标位置是否满足不落入到对应的所述区域函数组中；若有某一第一硅通孔的坐标位置满足落入到对应的所述区域函数组，则判断所述某一第一硅通孔位于所述第二区域和/或所述第三区域内，反之则判断所述某一第一硅通孔没有位于所述第二区域和所述第三区域内。
在一种可能的实施方式中，所述方法还包括：
根据所述步骤4和所述步骤5的结果得到最终设计版图，根据所述最终设计版图生产掩膜进行芯片封装加工。
第二方面，本申请实施例还提供了一种电子设备，该电子设备包括加工仪器；所述加工仪器包括处理器和存储器；所述存储器包括指令；所述指令用于指示所述处理器控制所述加工仪器进行如上述第一方面所记载的芯片封装方法。
第三方面，本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质包括指令；当所述指令在如第二方面所记载的电子设备上进行时，使得所述电子设备执行如第三方面所记载的芯片封装方法。
附图说明
图1为本申请实施例提供的一种芯片封装方法的流程示意图；
图2为本申请实施例提供的一种版图设计的流程示意图；
图3为本申请实施例提供的一种互联走线设计的结构示意图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦合”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦合”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦合”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如图1所示，芯片封装工艺主要包括晶圆(wafer)制造、芯片测试(chip probing，CP)、芯片封装、最终测试(final test，FT)。
按照操作步骤来看，晶圆制造操作包括晶圆设计和晶圆加工两部分。在晶圆设计阶段，需要通过设计人员设计出待加工芯片具体的电路结构等。在晶圆加工阶段，由加工人员根据设计人员所设计出的电路结构，设计出待加工的芯片所对应的掩膜(mask)，该掩膜上印着预先设计好的芯片电路的结构图案。在加工时，需要在晶圆上均匀铺上光刻胶(photo resist，PR)，然后使用紫外线通过预先设计好的掩膜对光刻胶进行照射，光刻胶被紫外线所照射的部位将变得可溶解。因掩膜上印有预先设计好的芯片电路的结构图案，故在对光刻胶进行溶解后，曝光在紫外线照射下的光刻胶将被溶解掉，溶解掉光刻胶的部分会暴露出晶圆，且形成的图案与掩膜上的结构图案一致，而晶圆上未照射紫外线的光刻胶得以保留。接着通过化学物质对晶圆上溶解掉光刻胶后的露出部分进行刻蚀(etch)，而未溶解掉的光刻胶则会保护着所覆盖的晶圆不受化学物质的刻蚀。在刻蚀完成后，即可在晶圆上形成在晶圆设计阶段所预先设计好的芯片电路。最后清洗掉剩余的光刻胶，即完成晶圆制造。按照工艺流程来看，晶圆制造包括前道工艺(front end of line，FEOL)和后道工艺(back end of line，BEOL)。在前道工艺中，主要是通过上述晶圆制造操作在晶圆上层层加工，最终形成集成的电路元器件等。在后道工艺中，主要是通过上述晶圆制造操作在前道工艺所形成的集成的电路元器件上再层层加工，形成电路元器件的电气互联(interconnect)结构。如此，便可在晶圆上生成晶粒(die)。
芯片测试(chip probing，CP)是指通过探卡针(probe card)和探针台(prober)在晶粒(die)与自动化测试设备(automatic test equipment，ATE)之间建立电气连接，以对晶粒的电气连接性、功能、参数等进行测试。
芯片封装则是对晶圆进行切割，将晶圆上的晶粒切割下来，舍弃芯片测试为不合格的晶粒，对经过芯片测试为合格的晶粒进行封装，得到封装后的芯片。
最终测试(final test，FT)是通过测试板(load board)和测试插座(socket)使自动化测试设备(automatic test equipment，ATE)到封装后的芯片之间建立电气连接，以测试封装后的芯片的电气连接性、功能、参数等。
现有的芯片制造厂商一般分为芯片设计厂(fabless)和芯片代工厂(foundry)。由芯片设计厂对待加工芯片具体的电路结构等进行设计，得到电路设计版图。而后将电路设计版图交由芯片代工厂，由芯片代工厂根据电路设计版图进行芯片制造。而在芯片的制造时，受限于加工的技术水平、加工仪器的精度等。为了保证加工制造的芯片的电路具有确定的逻辑功能，则需要在物理上确定加工芯片的长度、宽度以及结构等的设计规则。为此，业内的芯片代工厂、芯片封装工程师、加工仪器厂商等联合给出了一套设计检查规则(designrule check，DRC)。在芯片设计阶段，芯片设计师所设计出来的电路结构就需要满足该设计检查规则。在芯片加工阶段，在晶圆上加工晶粒时也需要满足该设计检查规则。
本申请实施例提供了一种芯片封装方法，在晶圆制造阶段，对芯片的版图进行设计，如图2所示，具体包括以下步骤：
步骤1：进行版图设计；
步骤2：筛选出所述版图设计中关于待加工芯片的每一堆叠层中需要加工的多个第一硅通孔；
步骤3：对所述每一堆叠层的所述多个第一硅通孔进行有限元应力分析，得到所述每一堆叠层的第一区域和第二区域；所述第一区域上的所述第一硅通孔承受应力值大于或等于第一应力值；所述第二区域上的第一硅通孔承受应力值小于所述第一应力值；
步骤4：对所述每一堆叠层中的所述第二区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域。
在本申请实施例中，因后期加工中需要根据最终的版图设计得到掩膜(其中，掩膜分为前道掩膜和后道掩膜，分别对应前道工艺和后道工艺。每个前道掩膜和后道掩膜都分为多层，对应层层加工的多个堆叠层)。互联走线主要是在后道掩膜中层层刻蚀生长出金属层和互联走线。故在版图设计阶段，就需要对后道掩膜对应的多个堆叠层的硅通孔进行设计。通过对每个堆叠层进行有限元分析，得到对应的通孔在不同区域的应力承受大小，从而划分出初始的设计版图中的承受应力能力强的第一硅通孔和承受应力能力弱的第一硅通孔(判断标准为根据应用场景需求得到第一应力值，以第一应力值进行判断)。将承受应力弱的第一硅通孔进行重新布局设置并迭代进行有限元分析，直到所有第一硅通孔的承受应力能力都大于或等于第一应力值。
在一种可能的实施方式中，如图2所示，所述方法还包括：
步骤5：对所述每个堆叠层上的所述多个第一硅通孔进行互联走线设计。
在本申请实施例中，通过对所有的堆叠层上的硅通孔都进行重新设计后，使得每个第一硅通孔的应力承受能力都大于第一应力值。但因经过多次迭代，互联走线的布局可能会产生较大改变。而互联走线会在堆叠层之间产生寄生效应。故需要重新设计互相走线，以可能缩短互联走线，从而实现降低其产生的寄生效应。
在一种可能的实施方式中，所述步骤5具体包括：
步骤5.1：确定第一互联走线；所述第一互联走线为垂直连接三个以上的多个所述堆叠层上的所述第一硅通孔的互联走线。
在一种可能的实施方式中，所述步骤5还包括：
步骤5.2：确定第二互联走线；所述第二互联走线垂直连接相邻两个所述堆叠层上的所述第一硅通孔的互联走线。
在本申请实施例中，如图3所示，为多个堆叠层1的示意图。用于电气连接的互联线2通过堆叠层1进行走线布局。为了节约互联走线的距离，首先，需要筛选出通过多个堆叠层1上的硅通孔可以直接垂直互联的位置来设置第一互联走线21。在通过硅通孔将所有第一互联走线21设置完后，再基于剩余的硅通孔进行第二互联走线22的设置。其中，第一互联走线21为完全垂直的互联走线2。第二互联走线22为，在至少某一组相邻的两个堆叠层1之间是垂直设置的互联走线2。通过这种方式，可以尽可能地减少互联走线2的寄生效应。
在一种可能的实施方式中，所述步骤3还包括：
得到第三区域；所述第三区域为设计和/或加工过程中不允许设置硅通孔的区域。
在一种可能的实施方式中，所述步骤4具体包括：
对所述每一堆叠层中的所述第二区域和所述第三区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域。
在一种可能的实施方式中，所述步骤4具体包括：
步骤3.1：对所述每一堆叠层分别建立加工平面坐标系；
步骤3.2：获取所述多个第一硅通孔在对应的所述加工平面坐标系下的坐标位置；
步骤3.3：获取每个所述第二区域和所述第三区域在平面坐标系下的坐标函数，得到所述第二区域和所述第三区域的区域函数组；
步骤3.4：依次计算判断每个所述第一硅通孔的坐标位置是否满足不落入到对应的所述区域函数组中；若有某一第一硅通孔的坐标位置满足落入到对应的所述区域函数组，则判断所述某一第一硅通孔位于所述第二区域和/或所述第三区域内，反之则判断所述某一第一硅通孔没有位于所述第二区域和所述第三区域内。
在一种可能的实施方式中，根据所述步骤4和所述步骤5的结果得到最终设计版图，根据所述最终设计版图生产掩膜进行芯片封装加工。
在本申请实施例中，在晶圆制造阶段基于该版图设计来制造掩膜，基于掩膜刻蚀晶圆得到晶粒后，对晶粒进行芯片测试、芯片封装、最终测试等，得到最终封装完成的芯片。
本申请实施例还提供了一种电子设备，该电子设备包括加工仪器；所述加工仪器包括处理器和存储器；所述存储器包括指令；所述指令用于指示所述处理器控制所述加工仪器进行如上述实施例所记载的芯片封装方法。
本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质包括指令；当所述指令在如上述实施例所记载的电子设备上进行时，使得所述电子设备执行如上述实施例所记载的芯片封装方法。
本申请实施例涉及的处理器可以是一个芯片。例如，可以是现场可编程门阵列(field programmable gate array，FPGA)，可以是专用集成芯片(application specificintegrated circuit，ASIC)，还可以是系统芯片(system on chip，SoC)，还可以是中央处理器(central processor unit，CPU)，还可以是网络处理器(network processor，NP)，还可以是数字信号处理电路(digital signal processor，DSP)，还可以是微控制器(microcontroller unit，MCU)，还可以是可编程控制器(programmable logic device，PLD)或其他集成芯片。
本申请实施例涉及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-onlymemory，ROM)、可编程只读存储器(programmable ROM，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(random access memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(dynamic RAM，DRAM)、同步动态随机存取存储器(synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(double data rateSDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(directrambus RAM，DR RAM)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的模块及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个设备，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，设备或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个设备，或者也可以分布到多个设备上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能模块可以集成在一个设备中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个设备中。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或者数据中心通过有线(例如同轴电缆、光纤、数字用户线(Digital Subscriber Line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，DVD)、或者半导体介质(例如固态硬盘(Solid State Disk，SSD))等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (5)
1.一种芯片封装方法，其特征在于，所述方法包括：
步骤1：进行版图设计；
步骤2：筛选出所述版图设计中关于待加工芯片的每一堆叠层中需要加工的多个第一硅通孔；
步骤3：对所述每一堆叠层的所述多个第一硅通孔进行有限元应力分析，得到所述每一堆叠层的第一区域和第二区域；所述第一区域上的所述第一硅通孔承受应力值大于或等于第一应力值；所述第二区域上的第一硅通孔承受应力值小于所述第一应力值；
步骤4：对所述每一堆叠层中的所述第二区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域；
步骤5：对所述每一堆叠层上的所述多个第一硅通孔进行互联走线设计；
所述步骤3还包括：得到第三区域；所述第三区域为设计和/或加工过程中不允许设置硅通孔的区域；
所述步骤4具体包括：对所述每一堆叠层中的所述第二区域和所述第三区域上的所述第一硅通孔迭代进行所述步骤1到所述步骤3的操作，直到所述每一堆叠层上的所述多个第一硅通孔均位于所述第一区域；
所述步骤5具体包括步骤5.1：确定第一互联走线；所述第一互联走线为垂直连接三个以上的多个所述堆叠层上的所述第一硅通孔的互联走线；
步骤5.2：确定第二互联走线；所述第二互联走线垂直连接相邻两个所述堆叠层上的所述第一硅通孔的互联走线。
2.根据权利要求1所述的方法，其特征在于，所述步骤4具体包括：
步骤3.1：对所述每一堆叠层分别建立加工平面坐标系；
步骤3.2：获取所述多个第一硅通孔在对应的所述加工平面坐标系下的坐标位置；
步骤3.3：获取每个所述第二区域和所述第三区域在平面坐标系下的坐标函数，得到所述第二区域和所述第三区域的区域函数组；
步骤3.4：依次计算判断每个所述第一硅通孔的坐标位置是否满足不落入到对应的所述区域函数组中；若有某一第一硅通孔的坐标位置满足落入到对应的所述区域函数组，则判断所述某一第一硅通孔位于所述第二区域和/或所述第三区域内，反之则判断所述某一第一硅通孔没有位于所述第二区域和所述第三区域内。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：根据所述步骤4和所述步骤5的结果得到最终设计版图，根据所述最终设计版图生产掩膜进行芯片封装加工。
4.一种电子设备，其特征在于，包括加工仪器；所述加工仪器包括处理器和存储器；所述存储器包括指令；所述指令用于指示所述处理器控制所述加工仪器进行如权利要求1-3任一项所述的芯片封装方法。
5.一种计算机可读存储介质，其特征在于，包括指令；当所述指令在如权利要求4所述的电子设备上进行时，使得所述电子设备执行如权利要求1-3任一项所述的方法。
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