JP2016063218A - 相互接続ルーティング構成及び関連技術 - Google Patents

相互接続ルーティング構成及び関連技術 Download PDF

Info

Publication number
JP2016063218A
JP2016063218A JP2015160885A JP2015160885A JP2016063218A JP 2016063218 A JP2016063218 A JP 2016063218A JP 2015160885 A JP2015160885 A JP 2015160885A JP 2015160885 A JP2015160885 A JP 2015160885A JP 2016063218 A JP2016063218 A JP 2016063218A
Authority
JP
Japan
Prior art keywords
wiring
wirings
routing layer
routing
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015160885A
Other languages
English (en)
Other versions
JP6067802B2 (ja
Inventor
チエン ジーグオ
Zhiguo Qian
チエン ジーグオ
アイグン ケマル
Aygun Kemal
アイグン ケマル
キム デ−ウー
Dae-Woo Kim
キム デ−ウー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2016063218A publication Critical patent/JP2016063218A/ja
Application granted granted Critical
Publication of JP6067802B2 publication Critical patent/JP6067802B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】本開示の実施形態は、インターコネクトのルーティング構成及びそれに関連する技術に向けられる。【解決手段】一実施形態において、装置は、基板と、前記基板の上に配置され且つ第１の複数の配線を有する第１のルーティング層と、前記第１のルーティング層に直に隣接して配置され且つ第２の複数の配線を有する第２のルーティング層とを含み、前記第１の複数の配線のうちの第１の配線が、前記第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する。他の実施形態も記載され及び／又は特許請求される。【選択図】 図１

Description

本開示の実施形態は、概して集積回路（ＩＣ）アセンブリの分野に関し、より具体的には、インターコネクト（相互接続）ルーティング構成及びそれに関連する技術に関する。
例えば複数ダイなどの集積回路（ＩＣ）アセンブリの小型化への意欲が、パッケージアセンブリ内のダイ間に密なインターコネクトを実現することへの同様の意欲を生み出している。例えば、ダイ間又はその他のコンポーネント間に密なインターコネクトルーティングを提供するために、例えば埋込式マルチダイインターコネクトブリッジ（Embedded Multi-die Interconnect Bridge；ＥＭＩＢ）テクノロジなどの、インターポーザ及びブリッジが出現している。そのようなインターポーザ及びブリッジは、半導体処理（例えば、ＣＭＯＳ）技術を利用して密な相互接続ルーティング機構を形成し得る。しかしながら、そのような相互接続ルーティング機構は、損失が多く且つ容量性であり、それにより、ルーティング長とともに信号上昇時間を急激に劣化させることがあり、また、電力効率を低下させ得る。例えば、一部の例において、０．１６ピコファラッド（ｐＦ）のキャパシタンスごとに０．１ピコジュール毎ビット（ｐＪ／ｂ）の大きさだけ電力効率を低下させ得る。より厚い誘電体材料及びより低い誘電率は、この影響を軽減する助けとなり得るが、現在の処理シナリオへのそのような変更は、リスクがあり且つ／或いはコストがかかり得る。より高い信号速度及び電力効率を達成するには、インターコネクトのキャパシタンス及び時定数を低減するその他の技術が必要である。インターポーザ及びブリッジにおけるルーティング構成は、改善された歩留りでの製造を支援し得るものであるＤＦＭ（Design For Manufacturing；生産性を考慮した設計）に関するレイアウト設計ルールに基づき得る。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
一部の実施形態に従った集積回路（ＩＣ）パッケージアセンブリの一例を模式的に示す側断面図である。 一部の実施形態に従ったルーティング構成を模式的に示す側断面図である。 一部の実施形態に従った図２のルーティング構成のグランドプレーン構成を模式的に示す上断面図である。 一部の実施形態に従った他のルーティング構成を模式的に示す側断面図である。 一部の実施形態に従った更なる他のルーティング構成を模式的に示す側断面図である。 一部の実施形態に従ったルーティング構造を製造する方法を模式的に示すフロー図である。 一部の実施形態に従った、ここに記載のＩＣパッケージアセンブリを含んだコンピューティング装置を模式的に示す図である。
本開示の実施形態により、インターコネクトルーティング構成及び関連する技術が記述される。以下の記載においては、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示の実装例の様々な態様が説明される。しかしながら、当業者に明らかなように、本開示の実施形態は、記載される態様のうちの一部のみを用いて実施されてもよい。例示の実装例の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなように、本開示の実施形態はそのような具体的な詳細事項を用いずに実施されてもよい。また、例示の実装例を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
以下の詳細な説明においては、その一部をなす添付図面を参照する。図面全体を通して、同様の部分は似通った参照符号で指し示され、また、図面には、本開示に係る事項が実施され得る実施形態が例として示される。理解されるように、他の実施形態も用いられることができるのであり、本開示の範囲を逸脱することなく構造的あるいは論理的な変更が為され得る。故に、以下の詳細な説明は限定的な意味で参酌されるべきではなく、実施形態の範囲は、添付の請求項及びその均等範囲によって定められるものである。
本開示の目的で、“Ａ及び／又はＢ”という言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的で、“Ａ、Ｂ及び／又はＣ”という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
この説明は、例えば頂部／底部、内／外、上方／下方、及びこれらに類するものなど、視点に基づく記述を使用することがある。このような記述は、単に説明を容易にするために使用されており、ここに記載の実施形態の適用を特定の向きに限定することを意図したものではない。
この説明は、“一実施形態において”又は“実施形態において”という言い回しを使用することがあるが、これらは各々、同じあるいは異なる実施形態のうちの１つ以上に言及するものである。また、本開示の実施形態に関して使用されるとき、用語“有する”、“含む”、“持つ”及びこれらに類するものは同義である。
ここでは、用語“〜と結合される”及びその派生語が使用されることがある。“結合される”は以下に挙げるもののうちの１つ以上を意味し得る。“結合される”は、２つ以上の要素が物理的あるいは電気的に直接的に接触していることを意味し得る。しかしながら、“結合される”はまた、２つ以上の要素が、互いに間接的に接触しながら、依然として互いに協働あるいは相互作用することを意味することもあるし、互いに結合されると言われる要素同士の間に１つ以上のその他の要素が結合あるいは接続されることを意味することもある。用語“直接的に結合される”は、２つ以上の要素が直接的に接触していることを意味し得る。
様々な実施形態において、“第２の機構上に形成、堆積、あるいはその他の方法で配置される第１の機構”という言い回しは、第１の機構が第２の機構上に形成、堆積あるいは配置されて、第１の機構の少なくとも一部が第２の機構の少なくとも一部と直接的に接触（例えば、物理的且つ／或いは電気的に直接的に接触）あるいは間接的に接触（例えば、第１の機構と第２の機構との間に１つ以上の他の機構を有する）していることを意味し得る。
ここで使用されるとき、用語“モジュール”は、記載される機能を提供する１つ以上のソフトウェア若しくはファームウェアプログラム、組み合わせ的な論理回路、及び／又はその他の好適コンポーネントを実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システム・オン・チップ（ＳｏＣ）、プロセッサ（共有、専用、又はグループ）、及び／又はメモリ（共有、専用、又はグループ）の部分であること、又はそれらを含むことを意味し得る。
図１は、一部の実施形態に従った集積回路（ＩＣ）パッケージアセンブリ（以下、“パッケージアセンブリ１００”）の一例の側断面図を模式的に示している。様々な実施形態によれば、パッケージアセンブリ１００は、例えばバンプ、ピラー又はその他のダイレベルインターコネクト構造などの、第１階層インターコネクト（first-level interconnect；ＦＬＩ）構造１０３ａを用いてパッケージ基板１０４と結合されたダイ１０２ａ、１０２ｂを含み得る。パッケージ基板１０４は、例えばはんだボール１０８又はその他の好適なパッケージレベルインターコネクト構造などの、第２階層インターコネクト（second-level interconnect；ＳＬＩ）構造を用いて回路基板１０６と結合され得る。図示した実施形態において、ダイ１０２ａ、１０２ｂは、フリップチップ構成でパッケージ基板１０４上にマウントされている。ダイは、他の実施形態において、その他の好適な技術及び構成を用いてパッケージ基板１０４と結合されてもよい。
パッケージ基板１０４は、一部の実施形態において、パッケージ基板１０４の第１の面Ｓ１と第２の面Ｓ２との間を含め、パッケージ基板１０４を貫いてダイ１０２ａ、１０２ｂの電気信号をルーティングする（経路付ける）例えば導電配線、ビア、及びこれらに類するものなどの１つ以上のルーティング構造１０３ｂを含み得る。該１つ以上のルーティング構造１０３ｂは、例えば銅などの金属を含む如何なる好適な導電材料からなっていてもよい。一部の実施形態において、該１つ以上のルーティング構造１０３ｂは、ダイ１０２ａ、１０２ｂの一方若しくは双方と、例えば回路基板１０６などの、パッケージ基板１０４の外部の電気デバイスとの間で電気信号をルーティングするように構成され得る。
一部の実施形態において、ブリッジインターコネクト構造（以下、“ブリッジ１０５”）が、パッケージ基板１０４に埋め込まれて、ダイ１０２ａ、１０２ｂ間で電気信号をルーティングするように構成され得る。例えば、一部の実施形態において、ダイ１０２ａ、１０２ｂの各々が、ブリッジ１０５のダイコンタクト１０５ａと結合されたＦＬＩ構造１０３ａ及び／又はルーティング構造１０３ｂを用いて、ブリッジ１０５と電気的に結合され得る。ダイコンタクト１０５ａは、例えば、ブリッジ１０５の表面上のパッド又は配線を含み得る。
ブリッジ１０５は、例えば配線又はその他の好適機構などの高密度電気ルーティング機構を持つ１つ以上のルーティング層１０５ｂを含むことができ、この高密度電気ルーティング機構は、ダイコンタクト１０５ａ間に配置されて、ダイ１０２ａ、１０２ｂ間の電気信号のためのブリッジ１０５内の電気経路を提供する。例えば、該１つ以上のルーティング層１０５ｂは、図２−５に関連して説明する実施形態に適合し得る。ブリッジ１０５は、ダイ１０２ａ、１０２ｂの動作に関連する例えば入力／出力（Ｉ／Ｏ）信号及び／又は電源／グランドなどの電気信号のルーティングを提供し得る。一部の実施形態において、ダイ１０２ａ、１０２ｂのうちの一方は例えば中央演算処理ユニット（ＣＰＵ）などのプロセッサとすることができ、ダイ１０２ａ、１０２ｂのうちの他方はメモリとし得る。他の実施形態において、ダイ１０２ａ、１０２ｂは、プロセッサ、メモリ、システム・オン・チップ（ＳｏＣ）、若しくはＡＳＩＣを含むか、その一部であるかであってもよく、あるいは、別の好適機能を実行するように構成されてもよい。ブリッジ１０５は、例えば半導体材料又はガラスを含む多様な好適材料からなり得る。一実施形態において、ブリッジ１０５は、シリコンからなっていてもよく、また、ダイの形態であってもよい。ブリッジ１０５を横切るＡからＢへの破線は、図２−５のルーティング構成にて更に詳細に図示して説明する断面部分を表し得る。
一部の実施形態において、パッケージ基板１０４は、電気絶縁材料１０４ａからなり得る。一部の実施形態において、電気絶縁材料１０４ａは、ブリッジ１０５を少なくとも部分的に封入する１つ以上のビルドアップ層の材料（例えば、エポキシ系材料）を含み得る。一部の実施形態において、ブリッジ１０５とパッケージ基板１０４の第１の面Ｓ１との間に配置された電気絶縁材料１０４ａは、パッケージ基板１０４の電気絶縁層（例えば、ビルドアップ層）である。一部の実施形態において、パッケージ基板１０４は、例えば味の素ビルドアップフィルム（Ajinomoto Build-up Film；ＡＢＦ）基板など、コア及び／又はビルドアップ層を持つエポキシ系ラミネート基板である。電気絶縁材料１０４ａは、他の実施形態において、その他の好適材料を含んでいてもよい。
パッケージ基板１０４は、図示したものより多数又は少数のルーティング構造１０３ｂを含み得る。一部の実施形態において、例えば成形コンパウンド又はアンダーフィル材（図示せず）などの電気絶縁材料が、ダイ１０２ａ及び／又はＦＬＩ１０３ａの一部を少なくとも部分的に封入し得る。
回路基板１０６は、例えばエポキシラミネートなどの電気絶縁材料からなる印刷回路基板（ＰＣＢ）とし得る。例えば、回路基板１０６は、ポリテトラフルオロエチレン、例えばＦＲ（Flame Retardant）−４、ＦＲ−１などのフェノール系コットン紙材料、コットン紙と例えばＣＥＭ−１若しくはＣＥＭ−３などのエポキシ材料、又は、エポキシ樹脂プリプレグ材を用いて重ね合わされた織ガラス材、などの材料から成る電気絶縁層を含み得る。回路基板１０６を通じてダイ１０２ａ、１０２ｂの電気信号をルーティングするために、例えば配線、トレンチ、ビア、及びこれらに類するものなどの構造が、電気絶縁層内に形成され得る。回路基板１０６は、他の実施形態において、その他の好適材料からなっていてもよい。一部の実施形態において、回路基板１０６はマザーボード（例えば、図７のマザーボード７０２）である。
ボールグリッドアレイ（ＢＧＡ）構成に配列され得るものである例えばはんだボール１０８などのパッケージインターコネクトが、図示のように、パッケージ基板１０４の第２の面Ｓ２上の１つ以上のパッド１１０と回路基板１０６上の１つ以上のパッド１１０とに結合されて、パッケージ基板１０４と回路基板１０６との間でのダイ１０２ａ、１０２ｂの電気信号を更にルーティングするように構成された、対応するはんだジョイントを形成し得る。これらのパッドは、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、又はこれらの組み合わせを含む金属などの、如何なる好適材料からなっていてもよい。他の実施形態において、パッケージ基板１０４を回路基板１０６と物理的且つ／或いは電気的に結合する他の好適技術が使用されてもよい。例えば、一部の実施形態において、パッケージインターコネクトは、ランドグリッドアレイ（ＬＧＡ）構造又はその他の好適構造を含み得る。
図２は、一部の実施形態に従ったルーティング構成２００の側断面図を模式的に示している。一部の実施形態において、ルーティング構成２００は、図１中の破線ＡＢによって示されたブリッジ１０５の断面部分を表し得る。ルーティング構成２００又は構造は、ブリッジ１０５の基板２０２と、基板２０２上に形成された複数のルーティング層（例えば、ルーティング層２１０、２１２、２１４及び２１６）とを含み得る。一部の実施形態において、基板２０２は、例えばシリコンなどの半導体材料又はガラスからなり得る。基板２０２は、他の実施形態において、その他の好適材料からなっていてもよい。
ルーティング層２１０、２１２、２１４及び２１６は、基板上に、例えば半導体製造技術を用いて形成され得る。例えば、一部の実施形態において、ルーティング層２１０、２１２、２１４及び２１６は、高密度ルーティング構造を形成するように例えば薄膜堆積、エッチング及び／又はリソグラフィプロセスなどの相補型金属酸化膜半導体（ＣＭＯＳ）製造技術を用いて形成されたルーティング構造（例えば、トレンチ及び／又はビア）を含み得る。これらの技術は、ダイ上のバックエンド相互接続ルーティング（例えば、トレンチ及び／又はビア）を製造するのに使用されるものと同様とし得る。ルーティング層２１０、２１２、２１４及び２１６は、例えば酸化シリコン（ＳｉＯ２）又はその他周知の誘電体材料などの電気絶縁材料２０４内に配置され得る。一部の実施形態において、ルーティング層２１０、２１２、２１４及び２１６は、それぞれ、メタル１（ＭＴ１）層、メタル２（ＭＴ２）層、メタル３（ＭＴ３）層、及びメタル４（ＭＴ４）層と称され得る。
様々な実施形態によれば、ルーティング層２１０、２１２、２１４及び２１６は各々、互いに平行に延在し得る導電ライン（例えば、配線２０６、２０９）を用いて、ブリッジ１０５を横切って共通の方向（例えば、図２の紙面に入って出る方向）に電気信号をルーティングように構成され得る。例えば、導電ラインは、グランド接続をルーティングするように構成されたグランド配線２０６と、ダイのＩ／Ｏ信号をルーティングするように構成された信号配線２０９とを含み得る。ルーティング構成２００は更に、何らかの電気信号をルーティングするようには全く構成されない（例えば、グランド及び／又はＩ／Ｏ信号に電気的に接続されない）ダミー配線２０８を含み得る。ダミー配線は、製造を容易にする密度の材料（例えば、金属）を供するために形成され得る。配線２０６、２０８、２０９は、例えば金属などの導電材料からなり得る。一実施形態において、配線２０６、２０８、２０９は銅からなる。
図示した実施形態において、図示のように、複数の配線を持つ第１のルーティング層２１０が基板２０２の上に形成され、複数の配線を持つ第２のルーティング層２１２が第１のルーティング層２１０の上に形成され得る。第１のルーティング層２１０は、図示のように、交互構成で配置されたグランド配線２０６及びダミー配線２０８を含み得る。第１のルーティング層２１０内のグランド配線２０６の幅Ｗ１は、第１のルーティング層２１０内のダミー配線２０８の幅Ｗ２よりも大きいとし得る。
第２のルーティング層２１２は、図示のように、第２のルーティング層２１２内のグランド配線２０６が第１のルーティング層２１０内のグランド配線２０６の真上でそれに隣接して配置されるようにして、交互構成で配置されたグランド配線２０６及び信号配線２０９を含み得る。すなわち、第１のルーティング層２１０及び第２のルーティング層２１２のグランド配線２０６が、同じ配線列（例えば、カラムＣ１）にて、上下にアライメントされ、第１のルーティング層２１０のダミー配線２０８及び第２のルーティング層２１２の信号配線が、同じ配線列（例えば、カラムＣ２）にて、上下にアライメントされ得る。第１のルーティング層２１０の個々のグランド配線２０６は、図示のように、第２のルーティング層２１２の個々のグランド配線２０６と基板２０２とのちょうど間に配置され得る。
信号配線２０９の幅Ｗ３は、図示のように、第２のルーティング層２１２内のグランド配線２０６の幅Ｗ４よりも大きいとし得る。一部の実施形態において、幅Ｗ１とＷ３は同じであってもよく、幅Ｗ２とＷ４は同じであってもよい。一部の実施形態において、幅Ｗ１及びＷ３は１ミクロンから３ミクロンの範囲とすることができ、幅Ｗ２及びＷ４は０．５ミクロンから１ミクロンの範囲とし得る。一部の実施形態において、幅Ｗ１又はＷ３は、幅Ｗ２又はＷ４の１．５倍以上とし得る。一部の実施形態において、ダミー配線２０８は、同じルーティング層（例えば、第１のルーティング層２１０及び第３のルーティング層２１４）内でグランド配線２０６のすぐ隣に配置されることができ、信号配線２０９は、同じルーティング層（例えば、第２のルーティング層２１２及び第４のルーティング層２１６）内でグランド配線２０６のすぐ隣に配置され得る。幅Ｗ１、Ｗ２、Ｗ３及びＷ４は、他の実施形態において、その他の好適な値又は関係を有し得る。
一部の実施形態において、他のルーティング層が、第１のルーティング層２１０及び第２のルーティング層２１２の上に形成され得る。例えば、図示した実施形態において、第３のルーティング層２１４が第２のルーティング層２１２上に形成され、第４のルーティング層２１６が第３のルーティング層２１４上に形成され得る。第３のルーティング層２１４は、第１のルーティング層２１０内の対応する配線に関連して図示して説明したのと同様の構成で配置されたグランド配線２０６及びダミー配線２０８を有することができ、第４のルーティング層２１６は、第２のルーティング層２１２内の対応する配線に関連して図示して説明したのと同様の構成で配置されたグランド配線２０６及び信号配線２０９を有し得る。
ルーティング構成２００は、高密度ルーティングをなおも提供しながら、例えば向上された電気性能を含む多様な利点を提供し得る。例えば、信号配線２０９は、基板２０２と信号配線２０９との間の距離を増大させるよう、第１のルーティング層２１０には配置されないとし得る。例えば、高い誘電率を有するバルクシリコンから基板２０２がなる場合、第１のルーティング層２１０内の信号配線２０９を省くことで、基板２０２によるいっそう高いキャパシタンスを回避し得る。故に、第２のルーティング層２１２は、より低いキャパシタンス環境を信号配線２０９に提供し得る。ダミー配線２０８は、グランドまでの信号配線２０９の距離を実効的に増大させ、故に、グランドに対する信号配線２０９のキャパシタンスを低減し得る。信号配線２０９及びグランド配線２０６の幅及びそれら間の間隔が、所望の抵抗及び／又はキャパシタンスに従って設計され得る。例えば、より広い幅（又は、より小さい間隔）は、抵抗を低減するとともにキャパシタンスを増大させ、より小さい幅（又は、より広い間隔）は、キャパシタンスを低減するとともに抵抗を増大させ得る。第２のルーティング層２１２及び第４のルーティング層２１６のグランド配線２０６は、最小配線幅の設計ルールに合うように、且つ／或いは製造を容易にする最小金属密度を提供するように設計される幅Ｗ４を有し得る。ダミー配線２０８及び／又はグランド配線２０６の、より狭い幅Ｗ２、Ｗ４は、同じルーティング層又は異なるルーティング層の中の隣接する配線をいっそう近く配置することを可能にし得る。第１のルーティング層２１０及び第３のルーティング層２１４のダミー配線２０８は、ダミー配線を含まない構成に対して、半導体処理技術を用いた製造を容易にする金属密度を供し得る。ダミー配線２０８は、電気的にフローティング（例えば、電気的に非接続）にすることができ、それにより、隣接する信号配線２０９のキャパシタンスを低減し得る。
一部の実施形態において、ルーティング構成２００は、１ミリメートル当たり３００の入力／出力配線（ＩＯ）（例えば、信号配線２０９）のルーティング密度（ＩＯ／ｍｍ）を持つ４層の埋込式マルチダイインターコネクトブリッジ（ＥＭＩＢ）に使用され得る。ルーティング構成２００は、他の実施形態において、例えばアクティブなダイ（例えば、ダイのアクティブデバイス層上のインターコネクト層の部分）又は別種類のインターポーザに関するルーティングを含むその他の好適インターコネクト用途に使用されてもよい。ルーティング構成２００は、他の実施形態において、図示したものより多数又は少数のルーティング層を含み得る。
一部の実施形態において、ルーティング構成２００は、同列（例えば、カラムＣ１又はカラムＣ２）内の隣接するグランド配線２０６の間に配置された１つ以上のビア２１３を含み得る。ビア２１３は、これらのグランド配線２０６を共に電気的に結合して、メッシュ構造を形成し得る。一実施形態において、同じルーティング層内の隣接するグランド配線２０６間のピッチは、半導体処理技術を用いたルーティング構成２００の製造を容易にする密度のビア２１３を提供するよう、約６．８８ミクロンとし得る。
一部の実施形態において、配線２０６、２０８、２０９は、上下方向に約１．４ミクロンである厚さを有することができ、ビア２１３は、約０．６ミクロンである厚さを有し得る。配線２０６、２０８、２０９及びビア２１３は、他の実施形態において、その他の好適厚さを有し得る。一実施形態において、ルーティング構成２００は、従来のマイクロストリップ／ストリップライン構成より約５％大きいアイ（eye）マージンを達成することができ、これは、約１ｍｍのルーティング長の増加と等価であり得る。
図３は、一部の実施形態に従った、図２のルーティング構成２００のグランドプレーン構成３００の上断面図を模式的に示している。グランドプレーン構成３００は、例えば、図２の第１のルーティング層２１０又は第３のルーティング層２１４の上断面図を表し得る。一部の実施形態において、図２のルーティング構成２００の側断面図は、図３のグランドプレーン構成３００のＣからＤへの破線に沿った断面図を含むとし得る。
様々な実施形態によれば、グランドプレーン構成３００は、図２の紙面上で左から右への縦方向に延在するグランド配線であって、これらグランド配線２０６に垂直に延在して横方向のグランド接続を形成する導電ライン２０６ａによって共に電気的に結合されたグランド配線２０６、によって形成されるメッシュ構造を含み得る。導電ライン２０６ａは、例えば、グランド配線２０６を形成するのに使用されるのと同じ製造プロセスにおいて形成されるトレンチなどの、金属機構を含み得る。
図示のように、隣接するグランド配線２０６間且つ隣接する導電ライン２０６ａ間に、ダミー配線２０８が配置され得る。一部の実施形態において、ダミー配線２０８は各々、例えばＳｉＯ２又はその他の誘電体材料などの電気絶縁材料２０４に封入され得る。ダミー配線２０８は、図示のように、上記縦方向に延在し得る。一部の実施形態において、個々のダミー配線２０８は、上記縦方向に約５０ミクロンの長さを有する。ダミー配線２０８は、他の実施形態において、その他の好適寸法を有し得る。
図４は、一部の実施形態に従った他のルーティング構成４００の側断面図を模式的に示している。図４のルーティング構成４００は、図２の第１のルーティング層２１０が図２の第２のルーティング層２１２と入れ換えられた場合の図２のルーティング構成２００を示すとし得る。一部の実施形態において、ルーティング構成４００は、図示のように、第１のルーティング層２１０及び第２のルーティング層２１２の中の配線２０６、２０８、２０９の配置の鏡像である第３のルーティング層２１４及び第４のルーティング層２１６の中の配線２０６、２０８、２０９の配置を提供し得る。
一部の実施形態において、第１のルーティング層２１０は、交互構成で配置されたグランド配線２０６及び信号配線２０９を含み得る。グランド配線２０６は、第１のルーティング層２１０及び第４のルーティング層２１６の信号配線２０９のすぐ隣に配置され得る。第１のルーティング層２１０内のグランド配線２０６は、信号配線２０９の幅Ｗ３より小さい幅Ｗ４を有している。
第２のルーティング層２１２は、各ルーティング層のグランド配線２０６が同じ列（例えば、カラムＣ１）を共有し、且つ各ルーティング層の信号配線２０９及びダミー配線２０８が同じ列（例えば、カラムＣ２）を共有するようにして、交互構成で配置されたグランド配線２０６及びダミー配線２０８を含み得る。これらのグランド配線２０６は、第２のルーティング層２１２及び第３のルーティング層２１４のダミー配線２０８のすぐ隣に配置され得る。
一部の実施形態において、第１のルーティング層２１０及び第４のルーティング層２１６が、同じ構成の配線２０６、２０８を有していてもよい。第２のルーティング層２１２及び第３のルーティング層２１４が、同じ構成の配線２０６、２０９を有していてもよい。一部の実施形態において、図示のように、第２のルーティング層２１２及び第３のルーティング層２１４の中の幅Ｗ１を持つグランド配線２０６が、互いに直に隣接して配置され、第２のルーティング層２１２及び第３のルーティング層２１４の中の幅Ｗ２を持つダミー配線２０８が、互いに直に隣接して配置され得る。ルーティング構成４００は、同列内の２つの信号を、ルーティング構成２００に対して、更に上下に離して維持することによって、これらの信号間のクロストークを低減し得る。
図５は、一部の実施形態に従った更なる他のルーティング構成５００の側断面図を模式的に示している。様々な実施形態によれば、ルーティング構成５００においては、第１のルーティング層２１０、第２のルーティング層２１２、第３のルーティング層２１４及び第４のルーティング層２１６の各々が、図示のように、同じ交互構成をしたグランド配線２０６及び信号配線２０９を有し得る。
一部の実施形態において、グランド配線２０６及び信号配線２０９は、図示のように、それぞれグランド配線２０６の列（例えば、カラムＣ１）及び信号配線２０９の列（例えば、カラムＣ２）を形成するように配列される。一部の実施形態において、グランド配線２０６は、信号配線２０９の幅Ｗ２よりも大きい幅Ｗ１を有し得る。
一部の実施形態において、ルーティング層２１０、２１２、２１４及び２１６の中のグランド配線２０６が、図示のように、ビア２１３を用いて共に結合され得る。一部の実施形態において、異なるルーティング層の中の信号配線２０９の対（ペア）が、ビア２１３を用いて共に結合され得る。例えば、図示した実施形態において、第１のルーティング層２１０の信号配線２０９が、第２のルーティング層２１２の中の直に隣接する信号配線２０９と、ビア２１３によって電気的に結合されて、第１のルーティング層２１０と第２のルーティング層２１２とに跨って同じ信号をルーティングするようにされている。同様に、第３のルーティング層２１４の信号配線が、第４のルーティング層２１６の中の直に隣接する信号配線２０９と、ビア２１３によって電気的に結合されて、第３のルーティング層２１４と第４のルーティング層２１６とに跨って同じ信号をルーティングするようにされている。
様々な実施形態によれば、第１のルーティング層２１０のグランド配線２０６は、第２のルーティング層２１２、第３のルーティング層２１４及び第４のルーティング層２１６の中の同列（例えば、カラムＣ１）内にあるグランド配線２０６のうちの何れかと基板２０２とのちょうど間に配置される。様々な実施形態によれば、第１のルーティング層２１０の信号配線２０９は、第２のルーティング層２１２、第３のルーティング層２１４及び第４のルーティング層２１６の中の同列（例えば、カラムＣ２）内にある信号配線２０９のうちの何れかと基板２０２とのちょうど間に配置される。ルーティング構成５００は、同一の信号に２つの平行な配線を利用することができ、それにより冗長性を付加して、これらの配線のうちの一方が製造時に破断したとしてもその信号がなおも機能するようにし得る。これは、ルーティング構成５００を含んだ製品の歩留まりを向上させ得る。
一部の実施形態において、ルーティング構成２００、４００又は５００は、図示したものより多数又は少数のルーティング層を含み得る。一部の実施形態において、ルーティング構成２００、４００又は５００は、同じインターコネクトアセンブリ上で、共に、又はその他のルーティング構成と、好適に組み合わされ得る。
図６は、一部の実施形態に従ったルーティング構造（例えば、図２、４又は５のルーティング構成２００、４００又は５００）を製造する方法６００のフロー図を模式的に示している。方法６００は、図１−５に関連して説明した実施形態に適合し得るものであり、その逆もまた然りである。
６０２にて、方法６００は、基板（例えば、基板２０２）を用意することを含み得る。基板は、例えば、シリコンなどの半導体材料若しくはガラス、又はその他の好適材料を含み得る。一部の実施形態において、基板は、インターコネクト回路を製造するための周知の半導体製造技術（例えば、ＣＭＯＳ技術）に従って処理され得る。
６０４にて、方法６００は、基板上に第１のルーティング層（例えば、図２、４又は５の第１のルーティング層２１０）を形成することを含み得る。第１のルーティング層は、第１の複数の配線（例えば、図２の配線２０６、２０８、図４の配線２０６、２０９、又は図５の配線２０６、２０９）を有する。第１のルーティング層は、例えば基板上に電気絶縁材料（例えば、図２、３、４又は５の電気絶縁材料２０４）の層を堆積する膜堆積、並びに、複数の配線を形成する金属の堆積のために電気絶縁材料の一部を選択的に除去するリソグラフィ及び／又はエッチングなどのパターニングプロセスなどの、半導体製造技術を用いて形成され得る。パターニングプロセスの部分として、配線に関して異なるサイズを持つマスクを用いることにより、異なる幅（例えば、図２、４又は５の幅Ｗ１、Ｗ２、Ｗ３又はＷ４）の配線が達成され得る。
６０６にて、当該方法は、第１のルーティング層上に直に隣接して第２のルーティング層（例えば、図２、４又は５の第２のルーティング層２１２）を形成することを含み得る。第２のルーティング層は、第２の複数の配線（例えば、図２の配線２０６、２０９、図４の配線２０８、２０９、又は図５の配線２０６、２０９）を有し、第１の複数の配線のうちの第１の配線は、第２の複数の配線のうちの第２の配線の幅よりも大きい幅を持つ。例えば、図２、４又は５それぞれの構成２００、４００又は５００の各々において、第１のルーティング層内の少なくとも１つの配線は、第２のルーティング層内の或る配線の幅よりも大きい幅を有している。第１及び第２のルーティング層の配線は、図２、４又は５に関連して説明した構成２００、４００又は５００を提供するように形成され得る。
第２のルーティング層は、第１のルーティング層に関連して説明した技術に従って形成され得る。一部の実施形態において、第２のルーティング層を形成することは、第２のルーティング層の配線を第１のルーティング層の配線と電気的に結合するように１つ以上のビア（例えば、図２、４及び／又は５のビア２１３、又は図５のビア２１３）を形成することを含み得る。一部の実施形態において、同じルーティング層のビア及び配線は、デュアルダマシンプロセスの部分として一緒に形成されてもよいし、あるいは、従来技術に従って別々のパターニング・充填プロセスによって独立に形成されてもよい。
６０８にて、方法６００は、第２のルーティング層上に更なるルーティング層を形成することを含み得る。例えば、第１及び第２のルーティング層上に、第１及び第２のルーティング層に関連して説明した技術に従って、第３及び第４のルーティング層（例えば、図２、４又は５の第３及び第４のルーティング層２１４及び２１６）が形成され得る。一部の実施形態において、ＩＣアセンブリ内に埋め込むことを容易にするため、実質的に製造後に、基板が薄化されてもよい。特許請求に係る事項を理解するのに最も役立つように、様々な処理を複数の別個の処理として順々に説明した。しかしながら、説明の順序は、これらの処理が必然的に順序依存であることを意味するものとして解釈されるべきではない。
本開示の実施形態は、所望のように構成するのに適した如何なるハードウェア及び／又はソフトウェアを用いてシステムに実装されてもよい。図７は、一部の実施形態に従った、ここに記載のＩＣパッケージアセンブリ（例えば、図１のＩＣパッケージアセンブリ１００又はブリッジ１０５）を含むコンピューティング装置を模式的に示している。コンピューティング装置７００は、（例えば、筐体７０８内に）例えばマザーボード７０２などのボードを収容し得る。マザーボード７０２は、以下に限られないがプロセッサ７０４及び少なくとも１つの通信チップ７０６を含む多数のコンポーネントを含み得る。プロセッサ７０４は、マザーボード７０２に物理的且つ電気的に結合され得る。一部の実装例において、上記少なくとも１つの通信チップ７０６もマザーボード７０２に物理的且つ電気的に結合され得る。更なる実装例において、通信チップ７０６はプロセッサ７０４の一部であってもよい。
コンピューティング装置７００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、マザーボード７０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み出し専用メモリ（ＲＯＭ））、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器（ＡＭＰ）、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）を含み得る。
通信チップ７０６は、コンピューティング装置７００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ７０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンドワイヤレスアクセス（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ７０６は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ７０６は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信チップ７０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ７０６は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。
コンピューティング装置７００は複数の通信チップ７０６を含み得る。例えば、第１の通信チップ７０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ７０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。
コンピューティング装置７００のプロセッサ７０４は、ここに記載されたように、ＩＣアセンブリ（例えば、図１のＩＣパッケージアセンブリ１００）にパッケージングされ、且つ／或いはブリッジ（例えば、図１のブリッジ１０５）と結合され得る。例えば、図１及び図７を手短に参照するに、図１の回路基板１０６はマザーボード７０２とすることができ、プロセッサ７０４は、図１のパッケージ基板１０４上にマウントされるかパッケージ基板１０４に埋め込まれるかし且つここに記載されたルーティング構成（例えば、図２、４又は５のルーティング構成２００、４００又は５００）を有するブリッジ１０５と結合された、ダイ１０２ａとし得る。ブリッジ１０５は、製品厚さを減らすため、及び／又は電気性能を向上させるために、パッケージ基板１０４に埋め込まれる前に薄化され得る。パッケージ基板１０４及びマザーボード７０２は、例えばはんだボール１０８などのパッケージレベルインターコネクトを用いて、共に結合され得る。その他の好適構成が、ここに記載された実施形態に従って実装されてもよい。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
通信チップ７０６もまた、ここに記載されたようにＩＣアセンブリ（例えば、図１のＩＣパッケージアセンブリ１００）にパッケージングされ且つ／或いはブリッジ（例えば、図１のブリッジ１０５）と結合され得るダイを含み得る。更なる実装例において、コンピューティング装置７００に収容された他のコンポーネント（例えば、メモリデバイス又は他の集積回路デバイス）が、ここに記載されたようにＩＣアセンブリ（例えば、図１のＩＣパッケージアセンブリ１００）にパッケージングされ且つ／或いはブリッジ（例えば、図１のブリッジ１０５）と結合され得るダイを含んでいてもよい。
様々な実装例において、コンピューティング装置７００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。コンピューティング装置７００は、一部の実施形態においてモバイルコンピューティング装置とし得る。更なる実装例において、コンピューティング装置７００は、データを処理するその他の如何なる電子装置であってもよい。
例
様々な実施形態によれば、本開示は装置を記述する。装置の例１は、基板と、前記基板の上に配置され且つ第１の複数の配線を有する第１のルーティング層と、前記第１のルーティング層に直に隣接して配置され且つ第２の複数の配線を有する第２のルーティング層であり、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する、第２のルーティング層とを含み得る。例２は、前記第１の配線が前記第２の配線と前記基板とのちょうど間に配置されている例１の装置を含み得る。例３は、前記第１の配線がビアによって前記第２の配線と結合されている例２の装置を含み得る。例４は、前記第１の配線及び前記第２の配線がグランド配線である例２の装置を含み得る。例５は、前記第１の複数の配線のうちの第３の配線が前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、前記第３の配線が前記第１の配線のすぐ隣であり、且つ前記第４の配線が前記第２の配線のすぐ隣である例４の装置を含み得る。例６は、前記第３の配線がダミー配線であり、且つ前記第４の配線が信号配線である例５の装置を含み得る。例７は、前記第１の配線が信号配線であり、且つ前記第２の配線がダミー配線である例２の装置を含み得る。例８は、前記第１の複数の配線のうちの第３の配線が前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、前記第３の配線が前記第１の配線のすぐ隣であり、前記第４の配線が前記第２の配線のすぐ隣であり、且つ前記第３の配線及び前記第４の配線が、共に電気的に結合されたグランド配線である例７の装置を含み得る。例９は、前記第１の複数の配線が第３の配線を含み、前記第２の複数の配線が第４の配線を含み、前記第３の配線が前記第２の配線と前記半導体基板とのちょうど間に配置され、且つ前記第１の配線が前記第４の配線と前記半導体基板とのちょうど間に配置されている例１の装置を含み得る。例１０は、前記第２の配線及び前記第３の配線が、同じ幅を有する信号配線であり、且つ前記第１の配線及び前記第４の配線が、同じ幅を有するグランド配線である例９の装置を含み得る。例１１は、前記第２の配線及び前記第３の配線が、前記第１のルーティング層及び前記第２のルーティング層にわたって同じ信号をルーティングするように、共に電気的に結合されている例１０の装置を含み得る。
様々な実施形態によれば、本開示は方法を記述する。方法の例１２は、基板を用意することと、前記基板の上に、第１の複数の配線を有する第１のルーティング層を形成することと、前記第１のルーティング層の上に直に隣接して、第２の複数の配線を有する第２のルーティング層を形成することとを含むことができ、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する。例１３は、前記第２のルーティング層を形成することが、前記第１の配線が前記第２の配線と前記基板とのちょうど間に配置されるように、前記第２の配線を形成することを含む例１２の方法を含み得る。例１４は、ビアを形成することによって前記第１の配線を前記第２の配線と結合することを更に有する例１２の方法を含み得る。例１５は、前記第１の配線及び前記第２の配線がグランド配線である例１２の方法を含み得る。例１６は、前記第１の複数の配線のうちの第３の配線が前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、前記第３の配線が前記第１の配線のすぐ隣であり、且つ前記第４の配線が前記第２の配線のすぐ隣である例１５の方法を含み得る。例１７は、前記第３の配線がダミー配線であり、且つ前記第４の配線が信号配線である例１６の方法を含み得る。例１８は、前記第１の配線が信号配線であり、且つ前記第２の配線がダミー配線である例１３の方法を含み得る。例１９は、前記第１の複数の配線のうちの第３の配線が前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、前記第３の配線が前記第１の配線のすぐ隣であり、前記第４の配線が前記第２の配線のすぐ隣であり、且つ前記第３の配線及び前記第４の配線が、共に電気的に結合されたグランド配線である例１８の方法を含み得る。例２０は、前記第１の複数の配線が第３の配線を含み、前記第２の複数の配線が第４の配線を含み、前記第３の配線が前記第２の配線と前記基板とのちょうど間に配置され、且つ前記第１の配線が前記第４の配線と前記基板とのちょうど間に配置される例１８の方法を含み得る。
様々な実施形態によれば、本開示はパッケージアセンブリを記述し得る。パッケージアセンブリの例２１は、パッケージ基板と、前記パッケージ基板に埋め込まれたブリッジインターコネクトとを有し、前記ブリッジインターコネクトは、基板と、前記基板の上に配置され且つ第１の複数の配線を有する第１のルーティング層と、前記第１のルーティング層に直に隣接して配置され且つ第２の複数の配線を有する第２のルーティング層とを含み、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する。例２２は、前記ブリッジインターコネクトと電気的に結合された第１のダイと、前記ブリッジインターコネクトと電気的に結合された第２のダイとを更に有し、前記第１のルーティング層及び前記第２のルーティング層のうちの少なくとも一方が、前記第１のダイと前記第２のダイとの間で電気信号をルーティングするように構成されている例２１のパッケージアセンブリを含み得る。
様々な実施形態は、以上では論理積（及び）形態で記述された実施形態の選言的（又は）実施形態を含め（例えば、“及び”は“及び／又は”であってもよい）、上述の実施形態の好適な組み合わせを含み得る。また、一部の実施形態は、実行されるときに上述の実施形態のうちの何れかのアクションを生じさせる命令を格納して有する１つ以上の製造品（例えば、非一時的なコンピュータ読み取り可能媒体）を含み得る。さらには、一部の実施形態は、上述の実施形態の様々な操作を実行するのに好適な手段を有する装置又はシステムを含み得る。
例示した実装例の以上の説明は、要約書に記載した事項も含めて、網羅的であることや、本開示の実施形態を開示そのままの形態に限定することを意図したものではない。具体的な実施形態及び例が例示目的でここに記載されているが、当業者が認識するように、本開示の範囲内で様々な均等な変更が可能である。
そのような変更は、以上の詳細な説明を踏まえて、本開示の実施形態に対して為され得るものである。請求項中で使用される用語は、本開示の様々な実施形態を明細書及び特許請求の範囲にて開示された具体的な実装形態に限定するように解釈されるべきでない。むしろ、その範囲はもっぱら、確立されたクレーム解釈の原則に則って解釈される以下の請求項によって決定されるものである。

Claims (22)

  1. 基板と、
    前記基板の上に配置され且つ第１の複数の配線を有する第１のルーティング層と、
    前記第１のルーティング層に直に隣接して配置され且つ第２の複数の配線を有する第２のルーティング層であり、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する、第２のルーティング層と、
    を有する装置。
  2. 前記第１の配線は、前記第２の配線と前記基板とのちょうど間に配置されている、請求項１に記載の装置。
  3. 前記第１の配線は、ビアによって前記第２の配線と結合されている、請求項２に記載の装置。
  4. 前記第１の配線及び前記第２の配線はグランド配線である、請求項２に記載の装置。
  5. 前記第１の複数の配線のうちの第３の配線が、前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、
    前記第３の配線は、前記第１の配線のすぐ隣であり、且つ
    前記第４の配線は、前記第２の配線のすぐ隣である、
    請求項４に記載の装置。
  6. 前記第３の配線はダミー配線であり、前記第４の配線は信号配線である、請求項５に記載の装置。
  7. 前記第１の配線は信号配線であり、前記第２の配線はダミー配線である、請求項２に記載の装置。
  8. 前記第１の複数の配線のうちの第３の配線が、前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、
    前記第３の配線は、前記第１の配線のすぐ隣であり、
    前記第４の配線は、前記第２の配線のすぐ隣であり、且つ
    前記第３の配線及び前記第４の配線は、共に電気的に結合されたグランド配線である、
    請求項７に記載の装置。
  9. 前記第１の複数の配線は第３の配線を含み、
    前記第２の複数の配線は第４の配線を含み、
    前記第３の配線は、前記第２の配線と前記基板とのちょうど間に配置され、且つ
    前記第１の配線は、前記第４の配線と前記基板とのちょうど間に配置されている、
    請求項１に記載の装置。
  10. 前記第２の配線及び前記第３の配線は、同じ幅を有する信号配線であり、且つ
    前記第１の配線及び前記第４の配線は、同じ幅を有するグランド配線である、
    請求項９に記載の装置。
  11. 前記第２の配線及び前記第３の配線は、前記第１のルーティング層及び前記第２のルーティング層にわたって同じ信号をルーティングするように、共に電気的に結合されている、請求項１０に記載の装置。
  12. 基板を用意し、
    前記基板の上に、第１の複数の配線を有する第１のルーティング層を形成し、
    前記第１のルーティング層の上に直に隣接して、第２の複数の配線を有する第２のルーティング層を形成し、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する、
    ことを有する方法。
  13. 前記第２のルーティング層を形成することは、前記第１の配線が前記第２の配線と前記基板とのちょうど間に配置されるように、前記第２の配線を形成することを含む、請求項１２に記載の方法。
  14. ビアを形成することによって前記第１の配線を前記第２の配線と結合することを更に有する請求項１２に記載の方法。
  15. 前記第１の配線及び前記第２の配線はグランド配線である、請求項１２に記載の方法。
  16. 前記第１の複数の配線のうちの第３の配線が、前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、
    前記第３の配線は、前記第１の配線のすぐ隣であり、且つ
    前記第４の配線は、前記第２の配線のすぐ隣である、
    請求項１５に記載の方法。
  17. 前記第３の配線はダミー配線であり、前記第４の配線は信号配線である、請求項１６に記載の方法。
  18. 前記第１の配線は信号配線であり、前記第２の配線はダミー配線である、請求項１３に記載の方法。
  19. 前記第１の複数の配線のうちの第３の配線が、前記第２の複数の配線のうちの第４の配線の幅よりも小さい幅を有し、
    前記第３の配線は、前記第１の配線のすぐ隣であり、
    前記第４の配線は、前記第２の配線のすぐ隣であり、且つ
    前記第３の配線及び前記第４の配線は、共に電気的に結合されたグランド配線である、
    請求項１８に記載の方法。
  20. 前記第１の複数の配線は第３の配線を含み、
    前記第２の複数の配線は第４の配線を含み、
    前記第３の配線は、前記第２の配線と前記基板とのちょうど間に配置され、且つ
    前記第１の配線は、前記第４の配線と前記基板とのちょうど間に配置される、
    請求項１８に記載の方法。
  21. パッケージ基板と、
    前記パッケージ基板に埋め込まれたブリッジインターコネクトであり、
    基板、
    前記基板の上に配置され且つ第１の複数の配線を有する第１のルーティング層、及び
    前記第１のルーティング層に直に隣接して配置され且つ第２の複数の配線を有する第２のルーティング層であり、前記第１の複数の配線のうちの第１の配線が、該第２の複数の配線のうちの第２の配線の幅よりも大きい幅を有する、第２のルーティング層、
    を有するブリッジインターコネクトと、
    を有するパッケージアセンブリ。
  22. 前記ブリッジインターコネクトと電気的に結合された第１のダイと、
    前記ブリッジインターコネクトと電気的に結合された第２のダイと、
    を更に有し、
    前記第１のルーティング層及び前記第２のルーティング層のうちの少なくとも一方が、前記第１のダイと前記第２のダイとの間で電気信号をルーティングするように構成されている、
    請求項２１に記載のパッケージアセンブリ。
JP2015160885A 2014-09-19 2015-08-18 相互接続ルーティング構成及び関連技術 Active JP6067802B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/491,693 US9542522B2 (en) 2014-09-19 2014-09-19 Interconnect routing configurations and associated techniques
US14/491,693 2014-09-19

Publications (2)

Publication Number Publication Date
JP2016063218A true JP2016063218A (ja) 2016-04-25
JP6067802B2 JP6067802B2 (ja) 2017-01-25

Family

ID=55525979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015160885A Active JP6067802B2 (ja) 2014-09-19 2015-08-18 相互接続ルーティング構成及び関連技術

Country Status (5)

Country Link
US (2) US9542522B2 (ja)
JP (1) JP6067802B2 (ja)
KR (1) KR101754630B1 (ja)
CN (1) CN106206539B (ja)
TW (1) TWI600114B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183714A (ja) * 2016-03-29 2017-10-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板およびその製造方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US10276403B2 (en) * 2016-06-15 2019-04-30 Avago Technologies International Sales Pe. Limited High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US10170428B2 (en) * 2016-06-29 2019-01-01 Intel Corporation Cavity generation for embedded interconnect bridges utilizing temporary structures
US20190252321A1 (en) * 2016-09-28 2019-08-15 Intel Corporation Interconnector with bundled interconnects
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
US10833052B2 (en) * 2016-10-06 2020-11-10 Micron Technology, Inc. Microelectronic package utilizing embedded bridge through-silicon-via interconnect component and related methods
US9773753B1 (en) * 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
US10109616B2 (en) * 2016-12-22 2018-10-23 Intel Corporation High bandwidth, low profile multi-die package
WO2018125080A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Enabling long interconnect bridges
KR20220056880A (ko) * 2016-12-29 2022-05-06 인텔 코포레이션 시스템 인 패키지 장치를 위해 구리 필러와 연결된 베어 다이 스마트 브리지
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10217719B2 (en) * 2017-04-06 2019-02-26 Micron Technology, Inc. Semiconductor device assemblies with molded support substrates
EP3636055B1 (en) 2017-05-15 2022-11-30 Samtec Inc. Printed circuit board having commoned ground plane
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10515178B2 (en) * 2017-08-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Merged pillar structures and method of generating layout diagram of same
DE112017008031T5 (de) * 2017-09-13 2020-07-02 Intel Corporation Aktive silizium-brücke
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US10163798B1 (en) 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
TWI670824B (zh) 2018-03-09 2019-09-01 欣興電子股份有限公司 封裝結構
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10593628B2 (en) * 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10593620B2 (en) 2018-04-27 2020-03-17 Advanced Micro Devices, Inc. Fan-out package with multi-layer redistribution layer structure
US11075151B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
TWI662676B (zh) 2018-08-31 2019-06-11 欣興電子股份有限公司 具有內埋基板的線路載板及其製作方法與晶片封裝結構
US10770398B2 (en) * 2018-11-05 2020-09-08 Micron Technology, Inc. Graphics processing unit and high bandwidth memory integration using integrated interface and silicon interposer
US10756019B1 (en) * 2018-11-27 2020-08-25 Xilinx, Inc. Systems providing interposer structures
US11264332B2 (en) 2018-11-28 2022-03-01 Micron Technology, Inc. Interposers for microelectronic devices
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
CN111372369B (zh) 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
US20200395300A1 (en) * 2019-06-13 2020-12-17 Intel Corporation Substrateless double-sided embedded multi-die interconnect bridge
US11133256B2 (en) 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11367628B2 (en) 2019-07-16 2022-06-21 Advanced Micro Devices, Inc. Molded chip package with anchor structures
US11569172B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
DE102020115288A1 (de) * 2019-08-08 2021-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und herstellungsverfahren
US11742301B2 (en) 2019-08-19 2023-08-29 Advanced Micro Devices, Inc. Fan-out package with reinforcing rivets
TW202111907A (zh) 2019-09-05 2021-03-16 力成科技股份有限公司 以矽中介層作為互連橋的封裝晶片結構
US11270992B2 (en) 2019-11-05 2022-03-08 Samsung Electronics Co., Ltd. Semiconductor devices
US20210296225A1 (en) * 2020-03-23 2021-09-23 Intel Corporation Structural elements for application specific electronic device packages
US11302643B2 (en) 2020-03-25 2022-04-12 Intel Corporation Microelectronic component having molded regions with through-mold vias
US11233009B2 (en) 2020-03-27 2022-01-25 Intel Corporation Embedded multi-die interconnect bridge having a molded region with through-mold vias
WO2021244530A1 (zh) * 2020-06-02 2021-12-09 苏州旭创科技有限公司 一种电路板组件及组装方法和光模块
US11302645B2 (en) * 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
CN113257782B (zh) * 2021-07-14 2021-10-01 北京壁仞科技开发有限公司 半导体封装结构及封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261311A (ja) * 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP2008283192A (ja) * 2007-05-10 2008-11-20 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
US20140042612A1 (en) * 2012-08-07 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246112B1 (en) * 1998-06-11 2001-06-12 Intel Corporation Interleaved signal trace routing
JP4346410B2 (ja) 2003-10-28 2009-10-21 東芝メモリシステムズ株式会社 半導体集積回路の配線設計方法及び半導体集積回路
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
JP4191110B2 (ja) * 2004-07-26 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
JP5479227B2 (ja) 2010-05-28 2014-04-23 株式会社東芝 半導体装置
US20120007211A1 (en) * 2010-07-06 2012-01-12 Aleksandar Aleksov In-street die-to-die interconnects
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US8946900B2 (en) * 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
JP2015220291A (ja) * 2014-05-15 2015-12-07 株式会社ソシオネクスト 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261311A (ja) * 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP2008283192A (ja) * 2007-05-10 2008-11-20 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
US20140042612A1 (en) * 2012-08-07 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183714A (ja) * 2016-03-29 2017-10-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板およびその製造方法

Also Published As

Publication number Publication date
TW201618232A (zh) 2016-05-16
US20170040264A1 (en) 2017-02-09
US20160085899A1 (en) 2016-03-24
CN106206539A (zh) 2016-12-07
JP6067802B2 (ja) 2017-01-25
CN106206539B (zh) 2019-10-22
TWI600114B (zh) 2017-09-21
US10283453B2 (en) 2019-05-07
US9542522B2 (en) 2017-01-10
KR20160034184A (ko) 2016-03-29
KR101754630B1 (ko) 2017-07-07

Similar Documents

Publication Publication Date Title
JP6067802B2 (ja) 相互接続ルーティング構成及び関連技術
US11901280B2 (en) Ground via clustering for crosstalk mitigation
US9589866B2 (en) Bridge interconnect with air gap in package assembly
US20140321091A1 (en) Package substrate with high density interconnect design to capture conductive features on embedded die
US9230900B1 (en) Ground via clustering for crosstalk mitigation
EP3314651B1 (en) Package assembly with gathered insulated wires

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161221

R150 Certificate of patent or registration of utility model

Ref document number: 6067802

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250