TW201618232A - 互連路由配置及相關技術 - Google Patents

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Abstract

本發明揭露之實施例指向互連路由配置及相關技術。在一實施例中，一種設備包含基板、設置在基板上且具有第一複數走線的第一路由層、和設置為直接相鄰於第一路由層且具有第二複數走線的第二路由層，其中，第一複數走線的第一走線具有大於第二複數走線的第二走線之寬度的寬度。可描述及/或主張其他實施例。

Description

互連路由配置及相關技術
本發明實施例大致係關於積體電路(IC)組合領域，具體而言，係關於互連路由配置及相關技術。
用於小型化積體電路(IC)組合的驅動，例如晶粒，創造了一種提供封裝組合內之晶粒間密集互連的相似的驅動。舉例而言，內插件(interposer)和橋接(bridge)，例如嵌入式多晶粒互連橋接(Embedded Multi-die Interconnect Bridge；EMIB)技術之出現用以提供晶粒或其他電子組件間的密集互連路由。這些內插件和橋接可以利用半導體製程(例如，CMOS)技術形成密集的互連路由特徵。然而，這些互連路由特徵可能是高耗損及高電容的，可能產生信號上升時間以隨著路由長度而二次方的降低，並且降低電力效率。舉例而言，在某些情況下，每0.16微微法拉(pF)電容可能降低高達0.1每位元微微焦耳(picojoules per bit；pJ/b)的電力效率。雖然較厚的介電材料和較低的介電常數有助於減緩上述影響，這 種提出處理方案之改變可能是危險的及/或代價高的。因此，還需要其它技術來降低互連的電容和時間常數以實現更高的信號速率和電力效率。於內插件和橋接內的路由配置可依據製造設計(Design For Manufacturing；DFM)的佈局設計規則，可促進製造與增進產量。
100‧‧‧封裝組合
102a‧‧‧晶粒
102b‧‧‧晶粒
103a‧‧‧第一級互連結構
103b‧‧‧路由結構
104‧‧‧封裝基板
104a‧‧‧電絕緣材料
105‧‧‧橋接
105a‧‧‧晶粒接觸
105b‧‧‧路由層
106‧‧‧電路板
108‧‧‧焊球
110‧‧‧墊
S1‧‧‧第一側
S2‧‧‧第二側
200‧‧‧路由配置
202‧‧‧基板
204‧‧‧電絕緣材料
206‧‧‧走線
206a‧‧‧導線
208‧‧‧走線
209‧‧‧走線
210‧‧‧路由層
212‧‧‧路由層
213‧‧‧通孔
214‧‧‧路由層
216‧‧‧路由層
C1‧‧‧行
C2‧‧‧行
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
300‧‧‧接地平面佈置
400‧‧‧路由配置
500‧‧‧路由配置
600‧‧‧方法
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
700‧‧‧計算裝置
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
708‧‧‧殼體
藉由以下詳細說明結合圖式，將易於瞭解實施例。為便於說明，相似的元件符號表示相似的結構元件。實施例僅用以舉例說明，而不用以限制於圖式之圖中。
第1圖示意地描繪依據一些實施例之範例積體電路封裝組合之截面側視圖。
第2圖示意地描繪依據一些實施例之路由配置之截面側視圖。
第3圖示意地描繪依據一些實施例之第2圖的路由配置之接地平面佈置之截面俯視圖。
第4圖示意地描繪依據一些實施例之另一路由配置之截面側視圖。
第5圖示意地描繪依據一些實施例之又一路由配置之截面側視圖。
第6圖示意地描繪依據一些實施例之路由結構的製造方法之流程圖。
第7圖示意地描繪依據一些實施例之包含如本文描述 之IC封裝組合的計算裝置。
【發明內容及實施方式】
本發明之實施例描述互連路由配置及相關技術。在以下描述中，多方面的說明性實施例使用本領域所屬技術人員慣用的術語來描述，以傳達其作用的本質給本領域其他技術人員。然而，對於本領域所屬技術人員而言為顯而易見的是，本發明之實施例可僅以所描述方案之部分來實現。用於解釋之目的，列舉具體的數字、材料和配置以便提供對說明性實施例的完全理解。然而，對於本領域所屬技術人員而言為顯而易見的是，本發明之實施例可以在沒有這些具體細節的情況下實現。在其他範例中，省略或簡化習知的特徵以免模糊說明性實施例。
在以下詳細描述中，部分參考圖式形成，其中，相似的數字皆表示相似的部件，並且，其中藉由本發明之標的說明實施例的表示而能夠實現。應理解的是，可以利用其他實施例，且可實施結構或邏輯上的改變而不偏離本發明的範圍。因此，以下詳細描述不應具有限制意義，且實施例之範圍由申請專利範圍及其等同範圍定義。
為本發明之目的，「A及/或B」用語表示(A)、(B)或(A及B)。為本發明之目的，「A、B及/或C」用語表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
描述可使用基於視角之描述，例如頂部/底 部、內/外、之上/之下等。這些描述僅用以促進討論，無意將本文描述的實施例之應用限制為任何特定方向。
描述可使用「在一實施例中」或「在實施例中」之用語，其可指一或多個相同或相異的實施例。此外，「包括」、「包含」、「具有」等用詞，對於本發明實施例使用上而言是同義的。
本文可使用「與...耦合」用詞連同其衍生詞。「耦合」可表示一或多個以下描述。「耦合」可表示二或多個元件直接物理或電接觸。然而，「耦合」亦可表示二或多個元件相互間接接觸，但仍相互合作或互動，並可表示一或多個其他元件耦合或連接在所述相互耦合的元件之間。「直接耦合」用詞可表示二或多個元件直接接觸。
在多個實施例中，「第一特徵形成、沉積或以其他方式設置在第二特徵上」之用語可表示第一特徵為形成、沉積或設置在第二特徵之上，且至少部分第一特徵可直接接觸(例如，直接物理及/或電接觸)或間接接觸(例如，第一特徵與第二特徵之間具有一或多個其他特徵)至少部分第二特徵。
如本文中所使用，「模組」用詞可指部分或包含專用積體電路(Application Specific Integrated Circuit；ASIC)、電子電路、系統單晶片(system-on-chip；SoC)、處理器(共用、專用或群組)及/或執行一或多個軟體或韌體程式之記憶體(共用、專用或群組)、 組合邏輯電路及/或提供所描述功能性之其他適當組件。
第1圖示意地描繪依據一些實施例之範例積體電路(IC)封裝組合(以下稱「封裝組合100」)之截面側視圖。依據多個實施例，封裝組合100可包括與封裝基板104耦合的晶粒102a、102b，使用第一級互連(FLI)結構103a，例如可為凸塊、柱狀或其他的晶粒級互連結構。封裝基板104可與電路板106耦合，使用第二級互連(SLI)結構，例如可為焊球108或其他合適的封裝級互連結構。在描述的實施例中，晶粒102a、102b裝載在封裝基板104上的覆晶配置中。在其他實施例中，晶粒可使用其他合適的技術和配置與封裝基板104耦合。
封裝基板104可包含一或多個路由結構103b，在一些實施例中，例如可為導線、通孔等以路由晶粒102a、102b的電信號通過包含封裝基板104的第一側S1和第二側S2之間的封裝基板104。一或多個路由結構103b可由任何合適的導電材料組成，例如可為金屬，例如銅。在一些實施例中，一或多個路由結構103b可架構用於路由晶粒102a、102b之一者或兩者與封裝基板104外部的電氣裝置(例如可為電路板106)之間的電信號。
在一些實施例中，橋接互連結構(以下稱「橋接105」)可嵌入在封裝基板104中，且架構用於路由晶粒102a、102b之間的電信號。舉例而言，在一些實施例中，晶粒102a、102b之每一者可與橋接105電性耦合，使用第一級互連(FLI)結構103a及/或與橋接105 的晶粒接觸105a耦合的路由結構103b。晶粒接觸105a可包含，例如橋接105的表面上的墊或走線。
橋接105可包含一或多個路由層105b具有高密度電路由特徵，例如可為走線或其他合適的特徵，設置在晶粒接觸105a之間以提供用於通過橋接105之晶粒102a、102b之間的電信號的電路徑。舉例而言，一或多個路由層105b可與第2至5圖所描述的實施例一致。橋接105可提供電信號之路由，電信號例如可為輸入/輸出(I/O)信號及/或與晶粒102a、102b之操作關聯的電源/接地。在一些實施例中，晶粒102a、102b之一者可為處理器，例如中央處理單元(CPU)，且晶粒102a、102b之另一者可為記憶體。在其他的實施例中，晶粒102a或102b可包含處理器、記憶體、系統單晶片(SoC)或ASIC，或為處理器、記憶體、系統單晶片(SoC)或ASIC之一部分，或可架構用於執行其他合適的功能。橋接105可由多種合適的材料組成，例如包含半導體材料或玻璃。在一實施例中，橋接105可由矽且可以晶粒的形式組成。穿過橋接105的自A至B的虛線可表示截面部，於第2至5圖之路由配置中更詳細地描述和說明。
在一些實施例中，封裝基板104可由電絕緣材料104a組成。在一些實施例中，電絕緣材料104a可包含至少部分封裝橋接105的一或多個建立層的材料(例如，環氧基材料)。在一些實施例中，設置在橋接105和封裝基板104之第一側S1之間的電絕緣材料104a為封裝 基板104的電絕緣層(例如，建立層)。在一些實施例中，封裝基板104為具有核心及/或建立層的環氧基層壓基板，例如可為Ajinomoto Build-up Film(ABF)基板。在其他實施例中，電絕緣材料104a可包含其他合適的材料。
封裝基板104可包含比所描述的更多或更少的路由結構103b。在一些實施例中，電絕緣材料例如可為模塑料或底膠材料(圖未示)，可至少部分封裝晶粒102a及/或第一級互連結構103a之部分。
電路板106可為由例如環氧層壓之電絕緣材料所組成的印刷電路板(PCB)。舉例而言，電路板106可包含電絕緣層，電絕緣層由例如為聚四氟乙烯(polytetrafluoroethylene)、酚棉紙(phenolic cotton paper)材料(例如，阻燃劑(Flame Retardant 4；FR-4)、FR-1、棉紙)以及環氧材料(例如CEM-1或CEM-3，或使用環氧樹脂預浸材料層壓在一起的玻璃布(woven glass)材料)所組成。結構，例如走線、溝槽、通孔等，可形成穿過電絕緣層以路由晶粒102a、102b之電信號通過電路板106。在其他實施例中，電路板106可由其他合適的材料組成。在一些實施例中，電路板106為主機板(例如，第7圖的主機板702)。
封裝互連例如可為焊球108，其可佈置在球柵陣列(BGA)配置中，可耦合至一或多個封裝基板104之第二側S2上的墊110以及一或多個電路板106上的墊 110(如所示)以形成相應的焊點，焊點架構用於進一步於封裝基板104和電路板106之間路由晶粒102a、102b之電信號。墊可由任何合適的材料組成，例如金屬，包含例如鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)或以上之組合。其他用以物理及/或電性耦合封裝基板104與電路板106之合適技術可於其他實施例中使用。與例而言，在一些實施例中，封裝互連可包含地柵陣列(LGA)結構或其他合適的結構。
第2圖示意地描繪依據一些實施例之路由配置200之截面側視圖。在一些實施例中，路由配置200可表示第1圖中由AB虛線所描繪的橋接105之截面部。路由配置200或結構可包含橋接105之基板202，以及複數個形成在基板202上的路由層(例如，路由層210、212、214和216)。在一些實施例中，基板202可由例如為矽或玻璃的半導體材料組成。在其他實施例中，基板202可由其他合適的材料組成。
路由層210、212、214和216可藉由使用例如半導體製程技術形成在基板上。舉例而言，在一些實施例中，路由層210、212、214和216可包含路由結構(例如溝槽及/或通孔)，藉由使用互補金屬氧化物半導體(CMOS)製造技術而形成，CMOS製造技術例如為薄膜沉積、蝕刻及/或微影程序，用以形成高密度路由結構。上述技術可與用以製造晶粒上的後端互連路由(例如溝槽及/或通孔)的技術相似。路由層210、212、214和216 可設置在電絕緣材料204內，電絕緣材料204例如可為氧化矽(SiO2)或其他常見的介電材料。在一些實施例中，路由層210、212、214和216可分別稱為Metal 1(MT1)、Metal 2(MT2)、Metal 3(MT3)和Metal 4(MT4)層。
依據多個實施例，每一路由層210、212、214和216可架構用於藉由可相互平行延伸的導線(例如，走線206、209)路由電信號在一個共同的方向上(例如，進和出第2圖的頁面)穿過橋接105。舉例而言，導線可包含接地走線206，架構用於路由接地連接，以及信號走線209，架構用於路由晶粒的輸入/輸出信號。路由配置200可進一步包含虛擬走線(dummy trace)208，其完全沒有配置以路由任何電信號(例如，沒有電連接至接地或輸出/輸入信號)。虛擬走線可形成用以提供材料(例如，金屬)的密度以促進製造。走線206、208及209可由例如為金屬的導電材料組成。在一實施例中，走線206、208及209由銅組成。
在所描述的實施例中，如圖所示，第一路由層210具有複數個形成在基板202上的走線，且第二路由層212具有複數個形成在第一路由層210上的走線。如圖所示，第一路由層210可包含交替排列設置的接地走線206以及虛擬走線208。在第一路由層210的接地走線206之寬度W1可大於在第一路由層210的虛擬走線208之寬度W2。
第二路由層212可包含交替排列設置的接地走線206和信號走線209，使得第二路由層212的接地走線206直接設置在第一路由層210的接地走線206之上且相鄰第一路由層210的接地走線206，如圖所示。換言之，第一路由層210和第二路由層212的接地走線206可於走線的同一行(例如，行C1)垂直對準，且第一路由層210的虛擬走線208和第二路由層212的信號走線可於同一行(例如，行C2)垂直對準。個別的第一路由層210的接地走線206可直接設置在個別的第二路由層212的接地走線206與基板202之間，如圖所示。
在第二路由層212的信號走線209之寬度W3可大於接地走線206之寬度W4，如圖所示。在一些實施例中，寬度W1和W3可以是相同的，且寬度W2和W4也可以是相同的。在一些實施例中，寬度W1和W3的範圍可自1微米至3微米，且寬度W2和W4的範圍可自0.5微米至1微米。在一些實施例中，寬度W1或W3可以是寬度W2或W4的1.5倍或更多。在一些實施例中，虛擬走線208可設置為在同一路由層(例如，第一路由層210和第三路由層214)上直接相鄰於接地走線206，並且信號走線209可設置為在同一路由層(例如，第二路由層212和第四路由層216)上直接相鄰於接地走線206。在其他實施例中，寬度W1、W2、W3及W4可具有其他合適的數值或關係。
在一些實施例中，其他路由層可形成在第一 路由層210和第二路由層212上。舉例而言，在所描述的實施例中，第三路由層214可形成在第二路由層212上，且第四路由層216可形成在第三路由層214上。第三路由層214可具有以如所述及所描繪相似地配置而與在第一路由層210的相應走線連接的接地走線206和虛擬走線208，並且第四路由層216可具有以如所述及所描繪相似地配置而與在第二路由層212的相應走線連接的接地走線206和信號走線209。
路由配置200可提供多種益處，例如包含，增進電性能同時仍提供高密度路由。舉例而言，信號走線209可不設置在第一路由層210以增加基板202和信號走線209之間的距離。舉例而言，在基板202由具有高介電常數之塊矽組成的事例中，省略第一路由層210的信號走線209可避免由基板202引起的較高電容。因此，第二路由層212可提供較低電容環境給信號走線209。虛擬走線208可有效的增加信號走線209至接地的距離，因而可降低信號走線209至接地的電容。信號走線209和接地走線206之間的寬度及間隔可依據所需的電阻及/或電容而設計。舉例而言，更寬的寬度(或更小的間隔)可降低電阻且增加電容，而更小的寬度(或更寬的間隔)可降低電容且增加電阻。在第二路由層212和第四路由層216的接地走線206可具有寬度W4，設計用以符合最小線寬設計規則及/或用以提供最小金屬密度以促進製造。虛擬走線208及/或接地走線206之較窄的寬度W2及W4可允許在相同 路由層或相異路由層的相鄰走線之較靠近的佈置。在第一路由層210和第三路由層214的虛擬走線208可提供金屬密度，以促進使用與不包含虛擬走線之配置相關的半導體製程技術之製造。虛擬走線208可為電性浮接(floating)，例如沒有電連接，其可以降低相鄰信號走線209的電容。
在一些實施例中，路由配置200可用於四層嵌入式多晶粒互連橋(EMIB)，具有每毫米300輸入/輸出走線(IO)(例如，信號走線209)(IO/mm)之路由密度。在其他實施例中，路由配置200可以其他合適的互連應用實施，例如包含供主動晶粒(例如，晶粒的主動裝置層上的部分互連層)或其他類型之內插件之路由。在其他實施例中，路由配置200可包含比所描述的更多或更少的路由層。
在一些實施例中，路由配置200可包含一或多個設置在同一行(例如，行C1或行C2)之相鄰接地走線206之間的通孔213。通孔213可將接地走線206電性耦合在一起以形成網狀結構。在一實施例中，在同一路由層的相鄰接地走線206之間的間距可為約6.88微米以提供通孔213的密度，進而促進使用半導體製程技術的路由配置200之製造。
在一些實施例中，走線206、208、及209在垂直方向上可具有約1.4微米的厚度，且通孔213可具有約0.6微米的厚度。在其他實施例中，走線206、208、 209及通孔213可具有其他合適的厚度。在一實施例中，路由配置200可達到比習知微帶/帶狀線配置多約5%之眼緣(eye margin)，可相當於增加約1毫米的路由長度。
第3圖示意地描繪依據一些實施例之第2圖的路由配置200之接地平面佈置300之截面俯視圖。接地平面佈置300例如可表示，第2圖的第一路由層210或第三路由層214的截面俯視圖。在一些實施例中，第2圖的路由配置200之截面側視圖可包含第3圖之接地平面佈置300之沿著C至D虛線的截面圖。
依據多個實施例，接地平面佈置300可包含由接地走線206所形成的網狀結構，接地走線206沿第2圖的頁面長度方向由左到右延伸，並且藉由垂直於接地走線206延伸且形成橫向接地連接的導線206a而電性耦合在一起。導線206a可包含金屬特徵，例如在用以形成接地走線206的相同製造程序中形成的溝槽。
虛擬走線208可設置在相鄰接地走線206之間，以及相鄰導線206a之間，如所示。在一些實施例中，每個虛擬走線208可被密封在例如為SiO2或其他介電材料的電絕緣材料204中。虛擬走線208可沿長度方向延伸，如所示。在一些實施例中，個別的虛擬走線208在長度方向上具有約50微米之長度。在其他實施例中，虛擬走線208可具有其他合適的尺寸。
第4圖示意地描繪依據一些實施例之另一路由配置400之截面側視圖。第4圖的路由配置400可描繪 將第2圖的第一路由層210與第2圖的第二路由層212交換的第2圖的路由配置200。在一些實施例中，路由配置400可提供在第三路由層214及第四路由層216中的走線206、208及209之排列，其為在第一路由層210及第二路由層212中的走線206、208及209之排列之鏡像，如所示。
在一些實施例中，第一路由層210可包含交替排列設置的接地走線206和信號走線209。接地走線206在第一路由層210和第四路由層216可設置為直接相鄰信號走線209。在第一路由層210的接地走線206具有小於信號走線209之寬度W3的寬度W4。
第二路由層212可包含交替排列設置的接地走線206和虛擬走線208，使得每一路由層中的接地走線206共享相同的行(例如，行C1)，並且每一路由層中的信號走線209和虛擬走線208共享相同的行(例如，行C2)。在第二路由層212和第三路由層214中，接地走線206可設置為直接相鄰虛擬走線208。
在一些實施例中，第一路由層210和第四路由層216可具有相同的走線206及208排列。第二路由層212和第三路由層214可具有相同的走線206及209排列。在一些實施例中，在第二路由層212和第三路由層214的接地走線206具有寬度W1，並且可設置為彼此直接相鄰，此外，在第二路由層212和第三路由層214的虛擬走線208具有寬度W2，並且可設置為彼此直接相鄰， 如所示。相較於路由配置300，路由配置400藉由使信號垂直相距較遠，可減少同一行中兩個信號之間的串音。
第5圖示意地描繪依據一些實施例之又一路由配置500之截面側視圖。依據多個實施例，在路由配置500中，第一路由層210、第二路由層212、第三路由層214和第四路由層216之每一者可具有相同的接地走線206及信號走線209交替配置，如所示。
在一些實施例中，接地走線206和信號走線209佈置為形成各別相應的接地走線206的行(例如，行C1)以及信號走線209的行(例如，行C2)，如所示。在一些實施例中，接地走線206可具有大於信號走線209的寬度W2之寬度W1。
在一些實施例中，路由層210、212、214及216中的接地走線206可利用通孔213耦合在一起，如所示。在一些實施例中，不同路由層中成對的信號走線209可利用通孔213耦合在一起。舉例而言，所描述的實施例中，第一路由層210中的信號走線209利用通孔213與直接相鄰的第二路由層212的信號走線209電性耦合，用以路由相同的信號穿過第一路由層210和第二路由層212。類似的，第三路由層214中的信號走線利用通孔213與直接相鄰的第四路由層216的信號走線209電性耦合，用以路由相同的信號穿過第三路由層214和第四路由層216。
依據多個實施例，第一路由層210中的接地走線206直接設置在任何在第二路由層212、第三路由層 214和第四路由層216中相同行(例如，行C1)中的接地走線206與基板202之間。依據多個實施例，第一路由層210中的信號走線209直接設置在任何在第二路由層212、第三路由層214和第四路由層216中相同行(例如，行C2)中的信號走線209與基板202之間。路由配置500可利用兩個平行的走線對應相同的信號，其可增加備案，使得當在製造過程中其中一條走線損壞時，信號仍能作用，因此，可增進包含有路由配置500之產品的產量。
在一些實施例中，路由配置200、400或500可包含比所描述的更多或更少的路由層。在一些實施例中，路由配置200、400或500可適當地結合在一起或與其他在相同互連組合上的路由配置適當地結合。
第6圖示意地描繪依據一些實施例之路由結構(例如，第2圖、第4圖或第5圖的路由配置200、400或500)的製造方法600之流程圖。方法600可與第1至5圖相關連的所描述的實施例相稱，反之亦然。
於步驟602，方法600可包含提供基板(例如，基板202)。基板例如可包含如矽或玻璃的半導體材料或其他合適的材料。在一些實施例中，基板可藉由習知的半導體製程技術(例如，CMOS技術)處理，以產生互連電路。
於步驟604，方法600可包含形成第一路由層(例如，第2圖、第4圖或第5圖中的第一路由層210) 在基板上，第一路由層具有第一複數走線(例如，第2圖的走線206和208、第4圖的走線206和209或第5圖的走線206和209)。第一路由層可透過半導體製造技術形成，例如使用薄膜沉積以沉積一層電絕緣材料(例如，第2圖、第3圖、第4圖或第5圖中的電絕緣材料204)在基板上，並且使用如微影及/或蝕刻的圖形化處理以選擇地移除部分電絕緣材料以沉積金屬，進而形成複數走線。走線之不同的寬度(例如，第2圖、第4圖或第5圖中的寬度W1、W2、W3或W4)可藉由使用用於走線的不同尺寸的遮罩實現，做為圖形化處理之一部分。
於步驟606，方法可包含形成第二路由層(例如，第2圖、第4圖或第5圖中的第二路由層212)在第一路由層上且直接相鄰於第一路由層，第二路由層具有第二複數走線(例如，第2圖的走線206和209、第4圖的走線208和209或第5圖的走線206和209)，其中第一複數走線的第一走線具有大於第二複數走線的第二走線之寬度的寬度。舉例而言，分別於第2圖、第4圖或第5圖中的配置200、400或500之每一者，第一路由層中的至少一走線具有大於第二路由層中的一走線之寬度的寬度。第一路由層及第二路由層中的走線可形成用於第2圖、第4圖或第5圖所述的配置200、400或500。
第二路由層可透過依據如第一路由層所述的技術形成。在一些實施例中，形成第二路由層可包含形成一或多個通孔(例如，第2圖、第4圖及/或第5圖的通 孔213，或第5圖的通孔213)以電性耦合第二路由層的走線與第一路由層的走線。在一些實施例中，相同路由層的通孔和走線可一起形成，做為雙鑲嵌製程之一部分，或者，通孔和走線可分別透過已知的圖形化和填充處理技術獨立地形成。
於步驟608，方法600可包含形成在第二路由層上的額外路由層。舉例而言，第三及第四路由層(例如，第2圖、第4圖或第5圖中的第三和第四路由層214和216)可依據如第一和第二路由層所述的技術形成在第一和第二路由層上。在一些實施例中，基板可於製造後大幅地薄化以便於嵌入至IC封裝組合中。多個操作被描述為依序多個分離的操作，其是為了最大程度地助於理解所要求保護的標的。然而，所描述的順序不應被理解為隱含這些操作有一定相關順序的。
本發明揭露之實施例可於使用任何合適的硬體及/或軟體的系統中實施，配置如所述。第7圖示意地描繪依據一些實施例之包含如本文描述之IC封裝組合(例如，第1圖的IC封裝組合100或橋接105)的計算裝置。計算裝置700可容置如主機板702的板件(例如，在殼體708中)。主機板702可包含數個組件，包含但不限於處理器704和至少一通訊晶片706。處理器704可物理及電性耦合至主機板702。在一些實施方式中，至少一通訊晶片706也可物理及電性耦合至主機板702。在另一些實施方式中，通訊晶片706可為處理器704之一部分。
依據其應用，計算裝置700可包含其他可物理及電性耦合或非物理及電性耦合至主機板702的組件。這些額外的組件可包含但不限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速器、陀螺儀、揚聲器、相機和大量儲存裝置(例如，硬碟機、光碟(CD)、數位光碟(DVD)等)。
通訊晶片706可致能無線通訊，用以傳送資料至計算裝置700及自計算裝置700傳送資料。用語「無線」及其衍生用於形容可透過使用透過非固態介質之調變電磁輻射的通訊資料的電路、裝置、系統、方法、技術、通訊通道等。此用語不表示其相關的裝置不含有任何的線路，即使在某些實施例中其可能不包含線路。通訊晶片706可執行任何數目的無線標準或協定，包含但不限於電機電子工程師學會(IEEE)標準，包含Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂)、長期演進(LTE)計畫及其任何的修訂、更新及/或修正(例如，進階LTE計畫、超行動寬頻(UMB)計畫(也稱為「3GPP2」)等)。IEEE 802.16相容的寬頻無線存取(BWA)網路通常被稱為WiMAX網 路，其為全球互通微波存取(Worldwide Interoperability for Microwave Access)的縮寫，並且是一個認證標誌表示通過IEEE 802.16標準之符合性及可交互運作性測試的產品。通訊晶片706可依據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進高速封包存取(E-HSPA)或LTE網路操作。通訊晶片706可依據全球行動通訊系統增強型數據演進技術(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)或演進通用地面無線電存取網路(E-UTRAN)來操作。通訊晶片706可依據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生，以及任何其他指定3G、4G、5G及以上的無線協定來操作。通訊晶片706可依據其他實施例中的其他無線協定來操作。
計算裝置700可包含複數通訊晶片706。舉例而言，第一通訊晶片706可專用於較短範圍的無線通訊，例如Wi-Fi和藍芽，而第二通訊晶片706可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其他。
計算裝置700的處理器704可封裝於IC組合(例如，第1圖的IC封裝組合100)中及/或與橋接(例如，第1圖的橋接105)耦合，如本文所述。舉例而言， 簡要參考第1圖和第7圖，第1圖的電路板106可為主機板702，而處理器704可為安裝或嵌入在第1圖的封裝基板104的晶粒102a，並且與具有如本文所述的路由配置(例如，第2圖、第4圖或第5圖中的路由配置200、400或500)的橋接105耦合。橋接105可於嵌入至封裝基板104之前先薄型化，以減少產品厚度及/或提高電氣性能。封裝基板104和主機板702可使用如焊球108的封裝級互連耦合在一起。根據本文所述之實施例，其他合適的配置可被實現。用語「處理器」可以指任何處理來自暫存器及/或記憶體的電子資料的裝置或裝置之一部分，用以將上述電子資料轉換成其他可被儲存於暫存器及/或記憶體中的電子資料。
通訊晶片706也可包含如本文所述可封裝在IC組合(例如，第1圖的IC封裝組合100)中及/或與橋接(例如，第1圖的橋接105)耦合的晶粒。在進一步的實施方式中，其他容置於計算裝置700之中的組件(例如，記憶體裝置或其他積體電路裝置)可包含如本文所述可封裝在IC組合(例如，第1圖的IC封裝組合100)中及/或與橋接(例如，第1圖的橋接105)耦合的晶粒。
在多個實施方式中，計算裝置700可為膝上型電腦、連網小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂 播放器或數位攝影機。在一些實施例中，計算裝置700可為行動計算裝置。在另外一些實施方式中，計算裝置700可為任何其他處理資料的電子裝置。
範例
根據多個實施例，本發明描述一種設備。範例1的設備可包含基板、第一路由層，設置在基板上且具有第一複數走線，以及第二路由層，設置為直接相鄰於第一路由層且具有第二複數走線，其中，第一複數走線的第一走線具有大於第二複數走線的第二走線之寬度的寬度。範例2可包含範例1的設備，其中，第一走線直接設置在第二走線和基板之間。範例3可包含範例2的設備，其中，第一走線與第二走線透過通孔耦合。範例4可包含範例2的設備，其中，第一走線和第二走線為接地走線。範例5可包含範例4的設備，其中第一複數走線的第三走線具有小於第二複數走線的第四走線之寬度的寬度，第三走線為直接相鄰於第一走線，以及第四走線為直接相鄰於第二走線。範例6可包含範例5的設備，其中，第三走線為虛擬走線且第四走線為信號走線。範例7可包含範例2的設備，其中，第一走線為信號走線且第二走線為虛擬走線。範例8可包含範例7的設備，其中，第一複數走線的第三走線具有小於第二複數走線的第四走線之寬度的寬度，第三走線為直接相鄰於第一走線，第四走線為直接相鄰於第二走線，第三走線和第四走線為電性耦合在一起的 接地走線。範例9可包含範例1的設備，其中，第一複數走線包含第三走線，第二複數走線包含第四走線，第三走線為直接設置在第二走線和半導體基板之間，以及第一走線為直接設置在第四走線和半導體基板之間。範例10可包含範例9的設備，其中，第二走線和第三走線為具有相同寬度的信號走線，以及第一走線和第四走線為具有相同寬度的接地走線。範例11可包含範例10的設備，其中，第二走線和第三走線電性耦合在一起以路由相同信號穿過第一路由層和第二路由層。
根據多個實施例，本發明描述一種方法。範例12的方法可包含提供基板，形成第一路由層在基板上，第一路由層具有第一複數走線，以及形成第二路由層在第一路由層上且直接相鄰於第一路由層，第二路由層具有第二複數走線，其中，第一複數走線的第一走線具有大於該第二複數走線的第二走線之寬度的寬度。範例13可包含範例12的方法，其中，形成第二路由層包括形成第二走線使得第一走線直接設置在第二走線和基板之間。範例14可包含範例12的方法，更包括透過形成通孔而耦合第一走線與第二走線。範例15可包含範例12的方法，其中，第一走線和第二走線為接地走線。範例16可包含範例15的方法，其中，第一複數走線的第三走線具有小於第二複數走線的第四走線之寬度的寬度，第三走線為直接相鄰於第一走線，以及第四走線為直接相鄰於第二走線。範例17可包含範例16的方法，其中，第三走線為虛擬走 線且第四走線為信號走線。範例18可包含範例13的方法，其中，第一走線為信號走線且第二走線為虛擬走線。範例19可包含範例18的方法，其中，第一複數走線的第三走線具有小於第二複數走線的第四走線之寬度的寬度，第三走線為直接相鄰於第一走線，第四走線為直接相鄰於第二走線，以及第三走線和第四走線為電性耦合在一起的接地走線。範例20可包含範例18的方法，其中，第一複數走線包含第三走線，第二複數走線包含第四走線，第三走線為直接設置在第二走線和半導體基板之間，以及第一走線為直接設置在第四走線和半導體基板之間。
根據多個實施例，本發明描述一種封裝組合，包括封裝基板以及嵌入在封裝基板內的橋接互連，橋接互連包含基板，第一路由層，設置在基板上且具有第一複數走線，以及第二路由層，設置為直接相鄰於第一路由層且具有第二複數走線，其中，第一複數走線的第一走線具有大於第二複數走線的第二走線之寬度的寬度。範例22可包含申請專利範圍第21項的封裝組合，更包括第一晶粒，與橋接互連電性耦合，以及第二晶粒，與橋接互連電性耦合，其中，第一路由層和第二路由層之至少一者架構用於路由第一晶粒和第二晶粒之間的電信號。
多個實施例可包含任何上述實施例之合適的組合，包含以上以連接形式(及)描述之實施例的替代(或)實施例(例如，「及」可以是「及/或」)。此外，一些實施例可包含一或多個製造物件(例如，非揮發 性電腦可讀取媒介)，具有指令儲存於其中，因此，當其被執行時，產生任何上述實施例的動作。此外，一些實施例可包含設備或系統，具有任何合適的用以實現上述實施例的多個操作的手段。
以上所述的示例性實施方式，包含摘要之描述，不意圖用以將本發明之實施例全面地表示或限制為如所揭露的特定形式。而是，本文所述的具體實施方式和範例僅為說明目的，相關領域所屬技術人員應瞭解，多個均等修改可在本發明的範圍之內。
這些修改可依據以上之詳細說明而產生本發明之範例。於申請專利範圍中所使用的用語不應理解將本發明的多個實施例限制為揭露在說明書和申請專利範圍中的特定實施方式。而是，範圍應全然依據申請專利範圍來判斷，且依據既定原則解釋申請專利範圍。
105‧‧‧橋接
200‧‧‧路由配置
202‧‧‧基板
204‧‧‧電絕緣材料
206‧‧‧走線
208‧‧‧走線
209‧‧‧走線
210‧‧‧路由層
212‧‧‧路由層
213‧‧‧通孔
214‧‧‧路由層
216‧‧‧路由層
C1‧‧‧行
C2‧‧‧行
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度

Claims (22)

  1. 一種設備，包括：基板；第一路由層，設置在該基板上且具有第一複數走線；以及第二路由層，設置為直接相鄰於該第一路由層且具有第二複數走線，其中，該第一複數走線的第一走線具有大於該第二複數走線的第二走線之寬度的寬度。
  2. 根據申請專利範圍第1項之設備，其中，該第一走線直接設置在該第二走線和該基板之間。
  3. 根據申請專利範圍第2項之設備，其中，該第一走線與該第二走線透過通孔耦合。
  4. 根據申請專利範圍第2項之設備，其中，該第一走線和該第二走線為接地走線。
  5. 根據申請專利範圍第4項之設備，其中：該第一複數走線的第三走線具有小於該第二複數走線的第四走線之寬度的寬度；該第三走線為直接相鄰於該第一走線；以及該第四走線為直接相鄰於該第二走線。
  6. 根據申請專利範圍第5項之設備，其中，該第三走線為虛擬走線且該第四走線為信號走線。
  7. 根據申請專利範圍第2項之設備，其中，該第一走線為信號走線且該第二走線為虛擬走線。
  8. 根據申請專利範圍第7項之設備，其中： 該第一複數走線的第三走線具有小於該第二複數走線的第四走線之寬度的寬度；該第三走線為直接相鄰於該第一走線；該第四走線為直接相鄰於該第二走線；以及該第三走線和該第四走線為電性耦合在一起的接地走線。
  9. 根據申請專利範圍第1項之設備，其中：該第一複數走線包含第三走線；該第二複數走線包含第四走線；該第三走線為直接設置在該第二走線和該半導體基板之間；以及該第一走線為直接設置在該第四走線和該半導體基板之間。
  10. 根據申請專利範圍第9項之設備，其中：該第二走線和該第三走線為具有相同寬度的信號走線；以及該第一走線和該第四走線為具有相同寬度的接地走線。
  11. 根據申請專利範圍第10項之設備，其中，該第二走線和該第三走線電性耦合在一起以路由相同信號穿過該第一路由層和該第二路由層。
  12. 一種方法，包括：提供基板；形成第一路由層在該基板上，該第一路由層具有第一 複數走線；以及形成第二路由層在該第一路由層上且直接相鄰於該第一路由層，該第二路由層具有第二複數走線，其中，該第一複數走線的第一走線具有大於該第二複數走線的第二走線之寬度的寬度。
  13. 根據申請專利範圍第12項之方法，其中，形成該第二路由層包括，形成該第二走線使得該第一走線直接設置在該第二走線和該基板之間。
  14. 根據申請專利範圍第12項之方法，更包括，透過形成通孔而耦合該第一走線與該第二走線。
  15. 根據申請專利範圍第12項之方法，其中，該第一走線和該第二走線為接地走線。
  16. 根據申請專利範圍第15項之方法，其中：該第一複數走線的第三走線具有小於該第二複數走線的第四走線之寬度的寬度；該第三走線為直接相鄰於該第一走線；以及該第四走線為直接相鄰於該第二走線。
  17. 根據申請專利範圍第16項之方法，其中，該第三走線為虛擬走線且該第四走線為信號走線。
  18. 根據申請專利範圍第13項之方法，其中，該第一走線為信號走線且該第二走線為虛擬走線。
  19. 根據申請專利範圍第18項之方法，其中：該第一複數走線的第三走線具有小於該第二複數走線的第四走線之寬度的寬度； 該第三走線為直接相鄰於該第一走線；該第四走線為直接相鄰於該第二走線；以及該第三走線和該第四走線為電性耦合在一起的接地走線。
  20. 根據申請專利範圍第18項之方法，其中：該第一複數走線包含第三走線；該第二複數走線包含第四走線；該第三走線為直接設置在該第二走線和該半導體基板之間；以及該第一走線為直接設置在該第四走線和該半導體基板之間。
  21. 一種封裝組合，包括：封裝基板；以及嵌入在該封裝基板內的橋接互連，該橋接互連包含：基板，第一路由層，設置在該基板上且具有第一複數走線，以及第二路由層，設置為直接相鄰於該第一路由層且具有第二複數走線，其中，該第一複數走線的第一走線具有大於該第二複數走線的第二走線之寬度的寬度。
  22. 根據申請專利範圍第21項之封裝組合，更包括：第一晶粒，與該橋接互連電性耦合；以及第二晶粒，與該橋接互連電性耦合，其中，該第一路由層和該第二路由層之至少一者架構用於路由該第一晶粒和該第二晶粒之間的電信號。
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