TWI624921B - 半導體裝置及製造其之方法 - Google Patents

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林員梃
Chi-Yu Wang
王啟宇
Wei-hong LAI
賴威宏
Chin-Li Kao
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日月光半導體製造股份有限公司
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Abstract

本案揭示一種半導體裝置，其包括第一晶粒、第二晶粒、封裝體、第一介電層及至少一個第一跡線。該第一晶粒包括第一表面及與該第一表面相對之第二表面，且包括經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊。該第二晶粒包括第一表面及與該第一表面相對之第二表面，且包括經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊。該第一介電層經安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上。該第一跡線經安置在該第一介電層上，該第一跡線將該第一墊連接至該第二墊，且該第一跡線包含經安置成毗鄰於該第一墊之端部分及主體部分，且該端部分以相對於該主體部分之延伸方向之角度θ 1延伸。

Description

半導體裝置及製造其之方法
本案係關於一種半導體裝置及製造其之方法，且更特定而言，係關於一種包括至少兩個晶粒之半導體裝置及製造其之方法。
習用地，扇出晶圓級封裝結構含有多個晶粒、圍繞該等晶粒之封裝體及電連接該等晶粒之重布線層，其中該重布線層經配置在該等晶粒及該封裝體上。然而，晶粒至晶粒連接可包括不同材料且可涉及異質接面結構，其可因不同材料之各別熱膨脹係數的差異而導致嚴重翹曲問題或甚至跡線在該跡線之翹曲部分處之斷裂。因此，期望提供可解決上文提及之問題的半導體裝置及用於製造其之方法。
在一些實施例中，根據一態樣，半導體裝置包括第一晶粒、第二晶粒、第一介電層及至少一個第一跡線。第一晶粒具有第一表面及與該第一表面相對之第二表面，且包括經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊。該第二晶粒具有第一表面及與該第一表面相對之第二表面，且包括經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊。該半導體裝置進一步包括經安置在該第一介電層上且將該第一墊連接至該 第二墊之第一跡線，該第一跡線具有毗鄰於該第一墊之端部分及主體部分，其中該端部分經安置成與相對於該主體部分之延伸方向成角度θ1。
在一些實施例中，根據另一態樣，半導體裝置包括第一晶粒、第二晶粒、第一介電層及至少一個第一跡線。該第一晶粒具有第一表面、與該第一表面相對之第二表面，及將該第一表面連接至該第二表面之側表面，其中該第一晶粒包括經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊。該第二晶粒具有第一表面、與該第一表面相對之第二表面，及將該第一表面連接至該第二表面之側表面，其中該第二晶粒包括經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊。該第一介電層經安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上。該第一跡線經安置在該第一介電層上且將該第一墊連接至該第二墊，其中該第一跡線包括主體部分及端部分，且該端部分以相對於該第一晶粒及該第二晶粒之該等側表面中之一者或兩者之角度θ2自該主體部分延伸至該第二墊。
在一些實施例中，根據另一態樣，製造半導體裝置之方法，包含：提供具有第一表面及與該第一表面相對之第二表面之第一晶粒，該第一晶粒包含經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊；提供具有第一表面及與該第一表面相對之第二表面之第二晶粒，該第二晶粒包含毗鄰於該第二晶粒之該第一表面之至少一個第二墊；將介電層安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上；及將至少一個第一跡線安置在該介電層上，該至少一個第一跡線將該第一墊連接至該第二墊，該第一跡線具有經安置成毗鄰於該第一墊之端部分及主體部分，其中該端部分經安置成與相對於該主體部分之延伸方 向成非零角度。
2‧‧‧第一晶粒
2a‧‧‧第一表面
2b‧‧‧第二表面
2c‧‧‧側表面
4‧‧‧第二晶粒
4a‧‧‧第一表面
4b‧‧‧第二表面
4c‧‧‧側表面
6‧‧‧封裝體
6a‧‧‧第一表面
8‧‧‧第一介電層
9‧‧‧開口
10‧‧‧第一跡線
10a‧‧‧第一端部
10b‧‧‧主體
10c‧‧‧第二端部
11‧‧‧開口
11a‧‧‧接觸部分
11b‧‧‧接觸部分
12‧‧‧第一跡線
13‧‧‧第一跡線
13a‧‧‧延伸部分
13b‧‧‧延伸部分
14‧‧‧第一接合墊
15‧‧‧第一跡線
15a‧‧‧第一端部
16‧‧‧第一接合墊
17a‧‧‧接觸部分
18‧‧‧第二接合墊
19a‧‧‧延伸部分
20‧‧‧第二接合墊
22‧‧‧擬跡線
24‧‧‧擬跡線
25‧‧‧連接部分
26‧‧‧擬跡線
28‧‧‧擬跡線
30‧‧‧擬跡線
32‧‧‧擬跡線
34‧‧‧擬跡線
36‧‧‧擬跡線
38‧‧‧第二介電層
40‧‧‧金屬層
42‧‧‧第二跡線
44‧‧‧第二跡線
46‧‧‧第二跡線
48‧‧‧第二跡線
50‧‧‧第二跡線
52‧‧‧第二跡線
54‧‧‧第二跡線
56‧‧‧第二跡線
58‧‧‧第二跡線
60‧‧‧第二跡線
62‧‧‧載體
62a‧‧‧頂部表面
64‧‧‧黏合層
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
400‧‧‧半導體裝置
θ1‧‧‧角度
θ2‧‧‧角度
A‧‧‧區
圖1說明根據本案之一些實施例之半導體裝置之透視圖。
圖2說明圖1中所描繪之實施例之剖面圖。
圖3說明圖1中所描繪之實施例之俯視圖。
圖4說明半導體裝置之一些實施例之俯視圖。
圖5說明半導體裝置之一些實施例之俯視圖。
圖6說明半導體裝置之一些實施例之俯視圖。
圖7說明包括擬跡線之半導體裝置之一些實施例之俯視圖。
圖8說明包括擬跡線之半導體裝置之一些實施例之透視圖。
圖9說明包括擬跡線之半導體裝置之一些實施例之剖面圖。
圖10A說明根據本案之一些實施例之半導體裝置之透視圖。
圖10B說明圖10A中所描繪之半導體裝置之俯視圖。
圖11A說明根據本案之一些實施例之半導體裝置之俯視圖。
圖11B說明根據本案之一些實施例之半導體裝置之俯視圖。
圖12A、圖12B、圖12C、圖12D、圖12E及圖12F說明根據本案之一些實施例之製造方法。
除非另有界定，否則空間描述(諸如，「在...上方」，「在...下方」，「在...頂部」，「側部」、「下部」等等)係相對於圖中所展示的定向而指示。應理解，本文中所使用之空間描述係僅出於說明之目的，且本文中所描述之結構的實際實施可以任一定向或方式進行空間配置，只要此配置不脫離本案之實施例之精神。
圖1說明根據本案之一些實施例之半導體裝置100之透視圖；圖2說明圖1中之實施例之剖面圖；且圖3說明圖1中之實施例之俯視圖。半導體裝置100包括第一晶粒2、第二晶粒4、封裝體6、第一介電層8及一或多個第一跡線10及12。
第一晶粒2具有第一表面2a、與第一表面2a相對之第二表面2b，及側表面2c。側表面2c自第一表面2a延伸至第二表面2b。第一晶粒2包括經安置成毗鄰於第一晶粒2之第一表面2a或嵌入其中之一或多個第一接合墊14及16。第一接合墊14、16可為(例如)跡線之接觸墊。在圖1、圖2及圖3中所描繪之實施例中，第一表面2a為主動面，第一接合墊14及16為接觸墊，且第一接合墊14及16經直接安置(例如，實體接觸)在第一晶粒2之第一表面2a上。第一接合墊14及16可獨立地包括(例如)銅、金、銦、錫、銀、鈀、鋨、銥、釕、鈦、鎂、鋁、鈷、鎳或鋅、其他金屬、金屬合金或其中之兩者或多於兩者之組合。第一接合墊14、16皆可包括與彼此相同及/或不同之材料。
在一些實施例中，半導體裝置100可包括經安置成毗鄰於第一晶粒2之第一表面2a的絕緣層(未顯示)，該絕緣層界定分別曝露第一接合墊14及16之開口。
第二晶粒4具有第一表面4a、與第一表面4a相對之第二表面4b，及側表面4c。側表面4c自第一表面4a延伸至第二表面4b。第二晶粒4包括經安置成毗鄰於第二晶粒4之第一表面4a或嵌入其中之一或多個第二接合墊18及20。第二接合墊18及20可(例如)為跡線之接觸墊。在圖1、圖2及圖3中所描繪之實施例中，第一表面4a為主動面，第二接合墊18及20為接觸墊，且第二接合墊18及20經直接安置(例如，實體接觸)在第二晶粒4之第 一表面4a上。第二接合墊18及20可獨立地包括(例如)銅、金、銦、錫、銀、鈀、鋨、銥、釕、鈦、鎂、鋁、鈷、鎳或鋅、其他金屬、金屬合金或其中兩者或多於兩者之組合。
在一些實施例中，半導體裝置100可包括經安置成毗鄰於第一晶粒4之第一表面4a的絕緣層(未顯示)，該絕緣層界定分別曝露第二接合墊18及20之開口。
第一晶粒2與第二晶粒4可彼此間隔開一距離。第一晶粒2與第二晶粒4可經安置在相同或不同水平面或平面上。第一晶粒2與第二晶粒4可為相同類型(例如，可包括相同積體電路設計)，或可為不同類型(例如，可包括不同積體電路設計)。此外，第一晶粒2及第二晶粒4可具有類似大小或不同大小。舉例而言，如在圖1及圖2中所描繪之實施例中所顯示，第一晶粒2經定位在與第二晶粒4實質上同一水平面處且兩個晶粒之大小類似。
封裝體6經安置使得其環繞第一晶粒2及第二晶粒4之至少一部分，每一部分包括對應晶粒之至少一個邊緣。具體而言，如在圖1及圖2中所描繪之實施例中所顯示，第一晶粒2與第二晶粒4之間的空間填滿封裝體6。在其他實施例中，不同封裝體可與不同晶粒接觸。舉例而言，第一封裝體可環繞第一晶粒2之至少一部分，且第二封裝體可環繞第二晶粒之至少一部分。封裝體6具有第一表面6a。第一表面6a可經安置在與第一晶粒2及第二晶粒4之第一表面2a及4a中之一者或兩者相同的平面上，或經安置在低於其之一者或兩者之平面上。舉例而言，圖1及圖2描繪其中封裝體6之第一表面6a低於第一晶粒2及第二晶粒4之第一表面2a及4a中之兩者的實施例。封裝體6之材料可包括但不限於環氧樹脂、模製化合物，及/或諸如包括環氧樹脂及SiO2填料之複合材料的複合材料。
第一介電層8經安置成毗鄰於第一晶粒2之第一表面2a、第二晶粒4之第一表面4a，及封裝體6之第一表面6a。介電層8可覆蓋第一晶粒2之第一表面2a之至少一部分、第二晶粒4之第一表面4a之至少一部分，及封裝體6之第一表面6a之至少一部分。如在圖1及圖2中所描繪之實施例中所顯示，第一介電層8沿著x方向自毗鄰於第二晶粒4之第一表面4a之位置延伸至毗鄰於第一晶粒2之第一表面2a之位置，且跨越第一晶粒2與第二晶粒4之間的空間延伸。第一介電層8界定曝露第一接合墊14及16之開口9，且進一步界定曝露第二接合墊18及20之開口11。第一介電層8可延伸超過第一接合墊14及第二接合墊20兩者(例如，可延伸超過第一晶粒及第二晶粒之所有接合墊)，如在圖1及圖2中所描繪。在其他實施例中，第一介電層8可較少延伸。在一些實施例中，介電層8可為焊料遮罩。
第一跡線10及12經安置在介電層8上。第一跡線10及12自第二晶粒4延伸至第一晶粒2且跨越第一晶粒2與第二晶粒4之間的空間延伸。如圖3所顯示，第一跡線10包括第一端部10a、主體10b及第二端部10c。第一端部10a、主體10b及第二端部10c亦可分別被稱作第一端部分10a、主體部分10b及第二端部分10c。第一端部10a及第二端部10c自主體10b延伸。第一端部10a可進一步包括接觸部分11a及延伸部分13a。第二端部10c可進一步包括接觸部分11b及延伸部分13b。延伸部分13a將主體10b連接至接觸部分11a，且延伸部分13b將主體10b連接至接觸部分11b。如圖1及圖3所示，延伸部分13a及13b可比主體10b寬且可增強其強度且減少或消除第一跡線10之斷裂。接觸部分11a經由第一接合墊14及16將第一晶粒2電連接至第一跡線10，且接觸部分11b經由第二晶粒4之第二接合墊18及20(由介電層8之各別開口曝露)將第二晶粒4電連接至第一跡線10。在一些實施 例中，第一跡線12可類似於第一跡線10，且可包括類似之第一端部、第二端部及主體部分。第一跡線10及/或12可包括金屬、金屬合金，或另一導電材料。
接觸部分11a經安置使得穿過接觸部分11a之中心的線與主體10b之延伸方向以角度θ1相交。此關係在本文中將被稱作接觸部分11a經安置成與相對於主體10b成角度θ1。類似地，接觸部分11b經安置使得穿過接觸部分11b之中心的線與主體10b之延伸方向以角度θ1相交(亦即，接觸部分11b係以相對於主體10b之角度θ1安置)。角度θ1可介於自大約0°至大約15°、自大約0°至大約30°、自大約0°至大約45°、自大約0°至大約60°、自大約0°至大約75°、自大約0°至大約90°、自大約0°至大約105°、自大約0°至大約120°、自大約0°至大約135°、自大約0°至大約150°、自大約0°至大約165°、自大約0°至大約180°，或自大約15°至165°之範圍內。在一些實施例中，角度θ1為非零角，諸如在上文所述範圍內之非零角。在圖1、圖2及圖3中所描繪之實例實施例中，角度θ1為大約90°。由於第一跡線10之接觸部分11a及11b經安置成相對於主體10b之角度θ1，其可減少或消除原本由於晶粒之翹曲所致之沿著x方向(在主體10b之延伸方向)在延伸部分13a、13b處所產生之應力。因此，跡線可較不常斷裂。在其他實施例中，接觸部分11a及11b可經安置成相對於主體10b之相同或不同角度。
圖4說明半導體裝置100之一些實施例之俯視圖。如圖4之實施例所示，其包括四個第一跡線：10、12、13及15。第一跡線10之接觸部分11a經安置相對於主體10b所成之角度θ1為大約45°。
在一些實施例中，第一跡線15之第一端部15a之接觸部分17a可經安置成與相對於第一晶粒2之側表面2c及/或第二晶粒4之側表面4c成角度 θ2。角度θ2可介於自大約0°至大約15°、自大約0°至大約30°、自大約0°至大約45°、自大約0°至大約60°、自大約0°至大約75°、自大約0°至大約90°、自大約0°至大約105°、自大約0°至大約120°、自大約0°至大約135°、自大約0°至大約150°、自大約0°至大約165°、自大約0°至大約180°、自大約0°至大約-15°、自大約0°至大約-30°、自大約0°至大約-45°、自大約0°至大約-60°、自大約0°至大約-75°、自大約0°至大約-90°、自大約0°至大約-105°、自大約0°至大約-120°、自大約0°至大約-135°、自大約0°至大約-150°、自大約0°至大約-165°、自大約0°至大約-180°，或自大約15°至大約165°之範圍內。在一些實施例中，角度θ2為不同於90°之角度，諸如在上文所述範圍內不同於90°之角度。在圖1、圖2及圖3中所描繪之實施例中，角度θ2為0°(亦即，延續穿過接觸部分之中心的線平行於側表面2c或4c)。藉由將第一跡線15之接觸部分17a安置成相對於第一晶粒2之側表面2c及/或第二晶粒4之側表面4c之角度θ2，可減少或消除原本由於晶粒之翹曲所致之沿著x方向(在主體10b之延伸方向)在延伸部分19a處所產生之應力。因此，跡線可較不常斷裂。接觸部分11a及17a可經安置成相同或不同角度θ2。
舉例而言，如圖4所示，第一端部15a之接觸部分17a經安置成與相對於第一晶粒2之側表面2c成大約45°角度。第一跡線10、12、13及15在第二晶粒4上之接觸部分可經類似安置。如上文所描述，通過將第一跡線10、12、13及15之接觸部分17a安置成與相對於主體10b或相對於晶粒之側表面成一角度，可減少或消除原本由於晶粒之翹曲所致之沿著x方向(在主體10b之延伸方向)在第一跡線10、12、13及15之延伸部分處所產生之應力，且跡線之斷裂可較不常發生。
圖5說明半導體裝置100的一些實施例之俯視圖。圖5中所描繪之實施例類似於圖4中所說明之實施例，惟接觸部分11a相對於主體10b之角度θ1及接觸部分17a相對於第一晶粒2之側表面2c之角度θ2不同。在圖5之實施例中，接觸部分11a相對於主體10b之角度θ1為大約135°；且接觸部分17a相對於第一晶粒2之側表面2c之角度θ2為大約-45°。第一跡線10、12、13及15在第二晶粒4上之接觸部分可經類似安置。
圖6說明半導體裝置100之一些實施例之俯視圖。第一跡線10、12、13及15中之每一者之主體10b自第二晶粒4到第一晶粒2且跨越第一晶粒2與第二晶粒4之間的空間延伸。第一跡線10、12、13及15中之任一者之主體10b可為實質上線性或可具有非線性部分，諸如彎曲部分、呈S形狀之部分或呈之字形(例如，三角形波形)之部分以便減少或消除原本沿著x反向產生之應力。舉例而言，在圖6所描繪之實施例中，第一跡線10、12、13及15中之每一者之主體10b具有經安置在第一晶粒2與第二晶粒4之間的空間中之呈S形狀(在區A中顯示)之部分。
圖7說明包括第一跡線10、12、13及15以及擬跡線22、24、26及28之半導體裝置100之一些實施例之俯視圖。如上文所描述，第一跡線10、12、13及15之主體10b可為實質上線性或具有非線性部分，諸如彎曲部分、呈S形狀之部分，或呈之字形之部分。在圖7所描繪之實施例中，第一跡線10、12、13及15之主體10b為實質上線性。另外，一或多個擬跡線22、24、26及28可經安置成毗鄰於第一跡線10、12、13及15且跨越第一晶粒2與第二晶粒4之間的空間以便改良第一跡線10、12、13及15之強度。擬跡線22、24、26及28可經安置在與第一跡線10、12、13及15相同之平面上或其上方或下方。擬跡線22、24、26及28可圍繞第一跡線10、 12、13及15對稱配置。舉例來說，如圖7所示，擬跡線22、24、26及28經安置在與第一跡線10、12、13及15相同之平面上，且兩個擬跡線22、24經安置在第一跡線10、12、13及15之第一側上，且兩個擬跡線26及28經安置在與第一跡線10、12、13及15之第一側相對之第二側上。
圖8說明半導體裝置100之一些實施例之透視圖。所描繪之實施例類似於圖7所示之實施例，惟連接部分25經安置在擬跡線22與24之間，及擬跡線26與28之間，藉此連接彼等擬跡線對。藉由將連接部分25安置在擬跡線之間且連接該等擬跡線，可改良擬跡線之強度及跡線之強度。
圖9說明半導體裝置100之一些實施例之剖面圖。如上文所描述，擬跡線22、24、26及28可經安置在與第一跡線10、12、13及15相同之平面上或其上方或下方。在圖9所描繪之實施例中，擬跡線22及24經安置在與第一跡線10、12、13及15相同之平面中，擬跡線30及32經安置在第一跡線10、12、13及15之上方，且擬跡線34、36經安置在第一跡線10、12、13及15之下方。在一些實施例中，如圖9所示，連接部分25可為通孔或堆疊通孔。
圖10A說明根據本案之一些實施例之半導體裝置200之剖面圖，且圖10B說明圖10A中之半導體裝置200之俯視圖。半導體裝置200類似於圖2及圖3所示之半導體裝置，惟第二介電層38經安置成毗鄰於第一跡線10，及第一跡線12，及第一介電層8，且金屬層40經安置成毗鄰於第二介電層38。第二介電層38可覆蓋第一跡線10及12之至少一部分，包括彼等跡線之主體部分。第二介電層38可延伸越過第一接合墊14及第二接合墊20兩者(例如，可延伸越過第一晶粒及第二晶粒之所有接合墊)，如圖10A所描繪。在其他實施例中，第二介電層38可為較低外延性。在圖10A及圖10B 所描繪之實施例中，第二介電層38覆蓋第一介電層8之至少一部分及第一跡線10及12之至少一部分且延伸越過第一晶粒及第二晶粒之所有接合墊。
金屬層40可直接安置在第二介電層38上(例如，可與其實體接觸)。金屬層40可覆蓋第一跡線10及12之至少一部分，包括彼等跡線之主體部分。在一些實施例中，金屬層40可延伸超過第一接合墊14及第二接合墊20兩者(例如，可延伸超過第一晶粒及第二晶粒之所有接合墊)。在圖10A及圖10B所描繪之實施例中，金屬層40覆蓋第一晶粒2與第二晶粒4之間的空間之區域且自第二晶粒4延伸至第一晶粒2。藉由如此安置第二介電層38及金屬層40，可改良第一跡線10及12之強度。金屬層40可為(例如)金屬片或金屬板。
圖11A說明根據本案之一些實施例之半導體裝置300之俯視圖。半導體裝置300類似於圖10A及圖10B所示者，惟除在所描繪之實施例中，一或多個第二跡線42、44、46、48、50、52、54、56及58而非金屬層40經安置在第一晶粒2與第二晶粒4之間的區域中之第二介電層38上。第二跡線42、44、46、48、50、52及54可沿不同於第一跡線10及12之方向配置。在圖11A之實施例中，第二跡線經配置使得其沿實質上正交於第一跡線10及12之延伸之方向延伸。
圖11B說明根據本案之一些實施例之半導體裝置400之俯視圖。半導體裝置400類似於圖10A及圖10B所示者，惟除在所描繪之實施例中，第二跡線60，而非金屬層40經安置在第一晶粒2與第二晶粒4之間的區域中之第二介電層38上。第二跡線60可係沿不同於第一跡線10及12之方向配置。在圖11B之實施例中，第二跡線60具有呈之字形(例如，三角形波形) 或柵欄形狀(例如，正方形波形)之部分。在其他實施例中，第二跡線60可具有不同形狀。
圖12A、圖12B,、圖12C、圖12D、圖12E及圖12F為顯示根據圖1、圖2及圖3所示之半導體裝置100之實施例製造半導體裝置100之方法之剖面圖。
參考圖12A，提供載體62且黏合層64經安置成毗鄰於載體62之頂部表面62a。
參考圖12B，第一晶粒2及第二晶粒4經安置成毗鄰於黏合層64。第一晶粒2具有第一主動面2a、與第一表面2a相對之第二表面2b，及側表面2c。側表面2c自第一表面2a延伸至第二表面2b。第一晶粒2包括經安置成毗鄰於第一晶粒2之第一表面2a之一或多個第一接合墊14及16。第二晶粒4具有第一主動面4a、與第一表面4a相對之第二表面4b，及側表面4c。側表面4c自第一表面4a延伸至第二表面4b。第二晶粒4包括經安置成毗鄰於第二晶粒4之第一表面4a之一或多個第二接合墊18及20。第一晶粒2之主動面2a及第二晶粒4之主動面4a實質上面向黏合層64。第一晶粒2及第二晶粒4由於其重量而陷入黏合層64中。因此，在所說明之實施例中，第一晶粒2之主動面2a及第二晶粒4之主動面4a可位於黏合層64之頂表面下面。
參考圖12C，施加封裝體6以分別覆蓋第一晶粒2及第二晶粒4之第二表面2b、4b。封裝體6環繞第一晶粒2之至少一部分及第二晶粒4之至少一部分且封圍第一晶粒2及第二晶粒4之周邊邊緣之至少一部分並填充第一晶粒2與第二晶粒4之間的空間之至少一部分。
參考圖12D，藉由熱製程來移除載體62。
參考圖12E，藉由熱製程來移除黏合層64。
參考圖12F，形成第一介電層8以覆蓋第一晶粒2之第一表面2a之至少一部分、第二晶粒4之第一表面4a之至少一部分，及封裝體6之第一表面6a之至少一部分。第一介電層8界定曝露第一接合墊14及16以及第二接合墊18及20之開口。
接著，安置第一跡線10及12以形成如圖2所說明之半導體裝置100。第一跡線10及12自第二晶粒4延伸至第一晶粒2且跨越第一晶粒2與第二晶粒4之間的空間延伸。第一跡線10、12各自具有第一端部10a、主體10b及第二端部10c。第一端部10a及第二端部10c分別自主體10b延伸。第一端部10a及第二端部10c進一步分別包括接觸墊11a及11b以及延伸部分13a及13b。延伸部分13a將主體10b連接至接觸部分11a，且延伸部分13b將主體10b連接至接觸部分11b。接觸部分11a經由由介電層8之各別開口曝露之第一接合墊14及16將第一晶粒2電連接至第一跡線10，且接觸部分11b經由由介電層8之各別開口曝露之第二晶粒4之第二接合墊18及20將第二晶粒4電連接至第一跡線10。接觸部分11a及11b經安置成與相對於主體10b成角度θ1。
如本文中所使用且未另有定義，術語「實質上」及「大約」用於描述並計及小的變化。在結合事件或情形使用時，該等術語可囊括其中確切地發生事件或情形之例項以及其中近似地發生事件或情形之例項。舉例來說，當結合數值使用時，該等術語可囊括小於或等於彼數值之±10%之變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%，或小於或等於±0.05%。作為另一實例，若線或平面之最高點或最低點不 大於於5μm、不大於1μm或不大於0.5μm，那麼線或平面可為實質上扁平的。
另外，數量、比率及其他數值有時在本文中以範圍格式呈現。應理解，此範圍格式係出於便利及簡潔起見而使用且應靈活地理解為包括明確規定為範圍之限制的數值，而且還包括彼範圍內囊括的所有個別數值或子範圍，猶如每一數值及子範圍係明確規定的。
雖然已參考本案之特定實例描述並說明本案，但此等描述及說明並非限制性。熟習此項技術者應理解，在不脫離本案之真實精神及範疇之情況下，可做出各種改變且可替代等效物。說明可不必按比例繪製。由於製造過程及容限，因此本案中之精巧呈現與實際設備之間可存在差異。可存在本案之未具體說明之其他實施例。說明書及圖式應視為說明性而非限制性。可進行修改以使特定情況、材料、物質組合物、方法或程序適應本案之目的、精神及範疇。所有此些修改意欲屬於隨附之申請專利範圍之範疇內。雖然已參考以特定次序執行之特定操作來描述本文中所揭示之方法，但應理解，可在脫離本案之教示的情況下將此等操作組合、細分或重新排序以形成等效方法。因此，除非本文中特別指明，否則操作的次序及分組並非限制。

Claims (24)

  1. 一種半導體裝置，其包含：第一晶粒，其具有第一表面及與該第一表面相對之第二表面，該第一晶粒包含經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊；第二晶粒，其具有第一表面及與該第一表面相對之第二表面，該第二晶粒包含經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊；第一介電層，其經安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上；及至少一個第一跡線，其經安置在該第一介電層上且將該第一墊連接至該第二墊，該第一跡線包含毗鄰於該第一墊之端部分及主體部分，其中該端部分以相對於該主體部分之延伸方向之一角度θ1延伸，該端部分包含一接觸部分及一延伸部分，該延伸部分將主體部分連接至該接觸部分。
  2. 如請求項1之半導體裝置，其中該角度θ1介於自15°至165°之範圍內。
  3. 如請求項1之半導體裝置，其中該端部分比該主體部分寬。
  4. 如請求項1之半導體裝置，其中該第一介電層界定曝露該第一墊之至少一個開口及曝露該第二墊之至少一個開口，且其中該第一跡線之該端部分自該第一跡線之該主體部分延伸至該第一墊或該第二墊。
  5. 如請求項1之半導體裝置，其中該第一介電層界定曝露該第一墊之至少一個開口及曝露該第二墊之至少一個開口，且其中該第一介電層延伸超過該第一晶粒之該第一墊及該第二晶粒之該第二墊。
  6. 如請求項1之半導體裝置，其進一步包含經安置在該第一介電層上毗鄰於該第一跡線之至少一個擬跡線。
  7. 如請求項6之半導體裝置，其中該擬跡線經安置在該第一跡線上方。
  8. 如請求項6之半導體裝置，其中該擬跡線經安置在該第一跡線下方。
  9. 如請求項6之半導體裝置，其中該擬跡線與該第一跡線經安置在同一平面上。
  10. 如請求項6之半導體裝置，其中該至少一個擬跡線包含經安置成毗鄰於該第一跡線之兩個擬跡線。
  11. 如請求項10之半導體裝置，其進一步包含將該等擬跡線彼此連接之連接部分。
  12. 如請求項11之半導體裝置，其中該連接部分為通孔。
  13. 如請求項1之半導體裝置，其中該第一跡線之該主體部分進一步包含在該第一晶粒與該第二晶粒之間的彎曲部分。
  14. 如請求項1之半導體裝置，其進一步包含經安置在該第一跡線上方之第二介電層及經安置在該第二介電層上方之金屬層。
  15. 如請求項1之半導體裝置，其進一步包含經安置在該第一跡線上方之第二介電層及經安置在該第二介電層上方之至少一個第二跡線，其中該第二跡線經安置成實質上正交於該第一跡線。
  16. 如請求項1之半導體裝置，其進一步包含經安置在該第一跡線上方之第二介電層及經安置在該第二介電層上方之第二跡線，其中該第二跡線具有呈三角形波形之部分。
  17. 如請求項1之半導體裝置，其進一步包含經安置在該第一跡線上方之第二介電層及經安置在該第二介電層上方之第二跡線，其中該第二跡線具有呈正方形波形之部分。
  18. 一種半導體裝置，其包含：第一晶粒，其具有第一表面、與該第一表面相對之第二表面，及將該第一表面連接至該第二表面之側表面，該第一晶粒包含經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊；第二晶粒，其具有第一表面、與該第一表面相對之第二表面，及將該第一表面連接至該第二表面之側表面，該第二晶粒包含經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊；第一介電層，其經安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上；及至少一個第一跡線，其經安置在該第一介電層上且將該第一墊連接至該第二墊，該第一跡線包含主體部分及端部分，其中該端部分以相對於該第一晶粒及該第二晶粒之該等側表面中之一或兩者之一角度θ2自該主體部分延伸至該第二墊，該端部分包含一接觸部分及一延伸部分，該延伸部分將主體部分連接至該接觸部分。
  19. 如請求項18之半導體裝置，其中該角度θ2介於自15°至165°之範圍內。
  20. 如請求項18之半導體裝置，其中該端部分比該主體部分寬。
  21. 如請求項18之半導體裝置，其中該第一介電層界定曝露該第一墊之至少一個開口及曝露該第二墊之至少一個開口。
  22. 如請求項18之半導體裝置，其進一步包含經安置在該介電層上毗鄰於該第一跡線之兩個擬跡線。
  23. 如請求項22之半導體裝置，其進一步包含將該等擬跡線彼此連接之連接部分。
  24. 一種製造半導體裝置之方法，其包含：提供第一晶粒，其具有第一表面及與該第一表面相對之第二表面，該第一晶粒包含經安置成毗鄰於該第一晶粒之該第一表面之至少一個第一墊；提供第二晶粒，其具有第一表面及與該第一表面相對之第二表面，該第二晶粒包含經安置成毗鄰於該第二晶粒之該第一表面之至少一個第二墊；將第一介電層安置在該第一晶粒之該第一表面之至少一部分及該第二晶粒之該第一表面之至少一部分上；及將至少一個跡線安置在該介電層上，該至少一個跡線將該第一墊連接至該第二墊，該至少一個跡線包含經安置成毗鄰於該第一墊之端部分及主體部分，其中該端部分經安置成與相對於該主體部分之延伸方向成非零角度，該端部分包含一接觸部分及一延伸部分，該延伸部分將主體部分連接至該接觸部分。
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