DE102019118612B4 - Lithographieprozess für halbleiterpackaging und daraus entstehende strukturen - Google Patents

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Ting-Yang Yu
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8213—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/82132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

Vorrichtung aufweisend:eine Formmasse (130), die einen ersten integrierten Schaltung-Die (114) und einen zweiten integrierten Schaltung-Die (114) einkapselt;eine dielektrische Schicht (132, 140, 148, 156) über der Formmasse (130), dem ersten integrierten Schaltung-Die (114) und dem zweiten integrierten Schaltung-Die (114); undeine Metallisierungsstruktur (138, 138A-C, 146, 154) über der dielektrischen Schicht (132, 140, 148, 156), wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) den ersten integrierten Schaltung-Die (114) mit dem zweiten integrierten Schaltung-Die (114) elektrisch verbindet, wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) mehrere leitfähige Leitungen aufweist, undwobei jede der mehreren leitfähigen Leitungen:- sich fortlaufend von einer ersten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) durch eine zweite Region der Metallisierungsstruktur (138, 138A-C, 146, 154) zu einer dritten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) erstreckt; und- eine gleiche Art von Herstellungsanomalie in der zweiten Region der Metallisierungsstruktur (138, 138A-C, 146,154) aufweist,wobei die zweite Region der Metallisierungsstruktur (138, 138A-C, 146, 154) zwischen einem ersten Ausrichtungszeichen (302, 304) und einem zweiten Ausrichtungszeichen (302, 304) angeordnet ist,ferner umfassend ein drittes Ausrichtungszeichen (302, 304) und ein viertes Ausrichtungszeichen (302, 304), wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) eine zweite Mehrzahl leitfähiger Leitungen zwischen dem dritten Ausrichtungszeichen (302, 304) und dem vierten Ausrichtungszeichen (302, 304) aufweist, und wobei eine Distanz zwischen dem ersten Ausrichtungszeichen (302, 304) und dem dritten Ausrichtungszeichen (302, 304) der Distanz zwischen dem zweiten Ausrichtungszeichen (302, 304) und dem vierten Ausrichtungszeichen (302, 304) entspricht.

Description

  • TECHNISCHER HINTERGRUND
  • Die Halbleiterbranche ist durch andauernde Verbesserungen in der Integrationsdichte einer Vielzahl elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) schnell gewachsen. Größtenteils entstammt die Verbesserung der Integrationsdichte der iterativen Verringerung der Mindestelementgröße wodurch mehr Bauteile in einem bestimmten Bereich integriert werden können. Mit steigendem Bedarf an schrumpfenden elektronischen Vorrichtungen ist es zu einem Bedarf an kleineren und kreativeren Verpackungstechniken für Halbleiterdies gekommen. Ein Beispiel für solche Verpackungssysteme ist die „Package-on-Package“- (PoP) Technologie. In einer PoP-Vorrichtung wird ein oberes Halbleiterpackage auf einem unteren Halbleiterpackage gestapelt, um eine hohe Ebene von Integration und Bauteildichte bereitzustellen. Die PoP-Technologie ermöglicht allgemein die Produktion der Halbleitervorrichtungen mit verbesserten Funktionen und kleinen Grundrissen auf einer Platine (PCB).
  • Die Veröffentlichungsschrift DE 10 2017 102 534 A1 offenbart ein Package mit einem ersten integrierten Schaltkreis-Die, mit einem Verkapselungsmaterial um den ersten integrierten Schaltkreis-Die und einer leitenden Verbindung, die eine erste leitende Durchkontaktierung mit einer zweiten leitenden Durchkontaktierung elektrisch verbindet.
  • Die Veröffentlichungsschrift US 9 773 753 B1 offenbart ein Halbleiterbauelement, das einen ersten Chip, einen zweiten Chip, ein Einkapselungsmittel, eine erste dielektrische Schicht und mindestens eine erste Leiterbahn umfasst. Die erste dielektrische Schicht ist auf mindestens einem Teil einer Oberfläche des ersten Chips und mindestens einem Teil einer Oberfläche des zweiten Chips angeordnet. Die erste Leiterbahn ist auf der ersten dielektrischen Schicht angeordnet.
  • Die Veröffentlichungsschrift US 2017/0213798 A1 offenbart ein Verfahren, das die Durchführung einer ersten Lichtbelichtung und einer zweiten Lichtbelichtung auf einem Fotolack umfasst.
  • Die Veröffentlichungsschrift DE 10 2017 105 402 A1 beschreibt ein Belichtungsverfahren, das eine Projektion eines Retikelmusters in benachbarte Belichtungsfelder einschließt.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1-3, 4A, 4B, 5-10, 11A, 11B, 11C, 12A, 12B und 12C illustrieren verschiedene Ansichten von Zwischenschritten der Herstellung eines Halbleiterpackages nach verschiedenen Ausführungsformen.
    • 12D illustriert eine Kurve der Belichtungsintensitäten eines Lithographieprozesses nach verschiedenen Ausführungsformen.
    • 13A, 13B, 13C, 13D, 14A, 14B, 15, 16A, 16B, 16C, 16D, 16E, 16F und 17-27 illustrieren verschiedene Ansichten von Zwischenschritten der Herstellung eines Halbleiterpackages nach verschiedenen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Verbesserte Halbleitervorrichtungen und Herstellungsverfahren werden gemäß den Ansprüchen 1, 6 und 15 bereitgestellt. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unten“, „über“, „oberer“, „oben“ und ähnliche Ausdrücke hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen sind nachfolgend als auf integrierte Fan-Out-(InFO) Lithographieprozesse gerichtet beschrieben. Es sollte jedoch verstanden werden, dass die verschiedenen Verfahren der Ausführungsformen und die daraus entstehenden Strukturen, die hierin beschrieben sind, auf jede Art von Halbleiterpackage angewendet werden können, einschließlich beispielsweise ein „Chip on Wafer on Substrate“- (CoWoS) Package, ein „Fan-in Package“ oder dergleichen.
  • Verschiedene Ausführungsformen stellen einen Stitching-Lithographieprozess für große integrierte Chippackages bereit, um ein Multifunktionales System zu erreichen. Stitching-Lithographieprozesse der Ausführungsform sind nicht auf eine Belichtungsfeldgröße eines Lithographiesteppers beschränkt. in der Draufsicht hängt die Feldgröße des Lithographiesteppers von den Photolinsenabmessungen ab. Beispielsweise ist die entstehende Struktur aus einer Photoresistmaske, die unter Verwendung eines einzelnen Belichtungsschritts erreicht werden kann, durch den Photolinsendurchmesser beschränkt und oft weiter durch dessen Platzierung auf einer optischen Achse beschränkt, um optische Abweichungen zu verringern. Ferner ist die Strukturkante einer Maske oft in einem Abstand von der physischen Kante einer Photolinse angeordnet, um eine Bildverzerrung zu vermeiden. Dies beschränkt weiter die Größe einer Struktur, die unter Verwendung eines einzigen Belichtungsschritts erreicht werden kann.
  • Für die Integration großer Feldgrößen ist die gewünschte Strukturgröße der Schicht oft groß, und eine steigende Photolinsengröße zur Aufnahme der gewünschten Strukturgröße ist kostspielig und kann unpraktisch sein. Stitching-Lithographieprozesse der Ausführungsform nutzen mehrere Belichtungsschritte mit mehreren Photomaskenplatten, um große Feldgrößenintegrationsstrukturen zu definieren, ohne eine Erhöhung der Photolinsengröße zu benötigen. Beispielsweise ist eine Schicht einer ersten Struktur in einer ersten Strukturierungsregion der Schicht, die eine erste Photomaskenplatte verwendet, ausgesetzt, und die Schicht ist einer zweiten Struktur in einer zweiten Strukturierungsregion der Schicht, die eine zweite Photomaskenplatte verwendet, ausgesetzt. Die ersten und zweiten Strukturierungsregionen der Schicht überlappen sich, was erlaubt, die erste Struktur und die zweite Struktur zu verbinden und eine allgemeine gewünschte Struktur zu definieren, die zusammengesetzt ist und sich durch die ersten und zweiten Strukturierungsregionen erstreckt. Ein Bereich, in dem sich die ersten und zweiten Strukturierungsregionen überlappen kann als eine Stitching-Region (oder Zusammennähen-Region oder -Bereich) bezeichnet werden. Eine Form (z. B. dreieckig) der Struktur während jedes Belichtungsschritts innerhalb der Stitching-Region (z. B. bezeichnet als die Grautonstrukturen) kann angepasst sein, um Strukturierungsmängel zu verringern, die beispielsweise während der Belichtung durch die mehreren Belichtungsschritte entstehen, die auf die Stitching-Region durchgeführt werden.
  • Ferner können Ausführungsformen einen Stepper mit niedrigen numerischen Aperturen (NA) verwenden, um den Stitching-Fehler zu verringern, weil mit einem Niedrig-NA-Stepper im Vergleich zu einem Hoch-NA-Stepper eine relativ hohe Feldtiefe (DoF) assoziiert ist. Ein Niedrig-NA-Stepper kann bei Anwendungen mit großen kritischen Abmessungen (CD) verwendet werden und weist den zusätzlichen Vorteil verringerter Kosten im Vergleich mit einem Noch-NA-Stepper auf.
  • Durch Verwendung von Stitching-Lithographie ist die Feldintegrationsgröße nicht mehr durch die Belichtungsfeldgröße (z. B. die Größe jeder Photolinse) beschränkt. Beispielsweise kann die Größe einer Struktur in einer Schicht durch Stitching von verschiedenen Strukturen von Masken innerhalb verschiedener Stitching-Regionen vergrößert werden. Ferner könnte die Verwendung von Grautonstrukturen und eines Niedrig-NA-Steppers die Toleranz an der Stitching-Region erhöhen und Herstellungsmängel an der Stitching-Region verringern.
  • Verschiedene Ausführungsformen können einen der folgenden nichteinschränkenden Vorteile/eines der folgenden Merkmale erreichen: große Feldgröße der Halbleiterpackages wird durch Stitching verschiedener Maskenstrukturen an Stitching-Regionen erreicht, an denen die Verbindungen die Stitching-Region überqueren; Vergrößern der Packagegröße entlang einer Richtung, wenn das Ausrichtungszeichen des vorherigen Prozesseses außerhalb des Felds platziert sind; Vergrößerte Packagegröße ohne Grenze, das Ausrichtungszeichen in dem Feld platziert ist; Grautonstrukturen und Niedrig-NA-Stepper zum Steuern der kritischen Dimensionen (CD) von Verbindungen an Stitching-Region mit höherer Toleranz; geringere Kosten; und hohen Ertrag.
  • 1 bis 27 illustrieren Querschnittsansichten von Zwischenschritten während eines Ablaufs zur Bildung einer ersten Packagestruktur nach einigen Ausführungsformen (z. B. zum Ausbilden eines Bauteiles eines InFO-Packages). 1 illustriert ein Trägersubstrat 100 und eine Freigabeschicht 102, die auf dem Trägersubstrat 100 gebildet ist. Eine erste Packageregion 100A und eine zweite Packageregion 100B für die Bildung des ersten Packages bzw. eines zweiten Packages sind illustriert.
  • Das Trägersubstrat 100 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. Das Trägersubstrat 100 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 100 gebildet werden können. Die Freigabeschicht 102 kann aus einem polymerbasierten Material gebildet sein, das zusammen mit dem Trägersubstrat 100 von den darüber liegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Freigabeschicht 102 ein epoxidbasiertes Wärmefreigabematerial, das seine Hafteigenschaften bei Erhitzen verliert, wie etwa eine Licht-Wärme-Konvertierungs- (LTHC) Beschichtung. In anderen Ausführungsformen kann die Freigabeschicht 102 ein ultravioletter (UV) Klebstoff sein, der seine Klebeeigenschaft verliert, wenn er UV-Lampen ausgesetzt wird. Die Freigabeschicht 102 kann als Flüssigkeit abgegeben und gehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 100 laminiert wird, oder dergleichen. Die obere Fläche der Freigabeschicht 102 kann geebnet sein und kann einen hohen Grad von Planarität aufweisen.
  • In 2 werden eine dielektrische Schicht 104 und eine Metallisierungsstruktur 106 ausgebildet. Wie in 2 illustriert, ist eine dielektrische Schicht 104 auf der Freigabeschicht 102 ausgebildet. Die untere Fläche der dielektrischen Schicht 104 kann mit der oberen Fläche der Freigabeschicht 102 in Kontakt sein. In einigen Ausführungsformen wird die dielektrische Schicht 104 aus einem Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet. In anderen Ausführungsformen wird die dielektrische Schicht 104 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG) oder dergleichen; oder dergleichen gebildet. Die dielektrische Schicht 104 kann durch jeden akzeptablen Abscheidungsprozess gebildet werden, wie etwa Spin Coating, chemische Dampfphasenabscheidung (CVD), Laminierung, ähnliches oder eine Kombination daraus.
  • Die Metallisierungsstruktur 106 wird auf der dielektrischen Schicht 104 gebildet. Als ein Beispiel der Bildung der Metallisierungsstruktur 106 wird eine Seed-Schicht (oder Keimschicht, nicht dargestellt) über der dielektrischen Schicht 104 gebildet. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine zusammengesetzte Schicht sein kann, die mehrere Zwischenschichten umfasst, die aus unterschiedlichen Materialien gebildet sein können. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann unter Verwendung von beispielsweise PVD oder dergleichen gebildet werden. Ein Photoresist wird dann auf der Seed-Schicht gebildet und strukturiert. Der Photoresist kann durch Spin Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresist entspricht der Metallisierungsstruktur 106. Ein oder mehr Belichtungsschritte können auf den Photoresist angewendet werden, um die Metallisierungsstruktur 106 zu definieren. Nach dieser einen oder den mehr Belichtungen wird der Photoresist entwickelt, um Öffnungen durch den Photoresist auszubilden, um die Seed-Schicht freizulegen. Stitching-Lithographieprozesse der Ausführungsform (z. B. wie bezüglich 10 bis 16F erklärt) können eingesetzt werden, um die Metallisierungsstruktur 106 zu definieren. Alternativ können mehrere Belichtungsschritte verwendet werden, um die Metallisierungsstruktur 106 zu definieren, wobei jeder Belichtungsschritt beispielsweise beliebigen Stitching-Regionen eine separate Struktur definiert, die nicht verbunden ist.
  • Ein leitfähiges Material ist in den Öffnungen des Photoresist und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung gebildet werden, wie etwa durch Elektroplattierung oder nichtelektrische Plattierung oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist und Abschnitte der Seed-Schicht, auf denen das leitfähige Material nicht gebildet ist, entfernt. Der Photoresist kann durch einen akzeptablen Aschen- oder Schälprozess entfernt werden, wie etwa durch Verwendung eines Sauerstoffplasmas oder dergleichen. Wenn der Photoresist entfernt wurde, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch Anwendung eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Metallisierungsstruktur 106.
  • In 3 ist eine optionale dielektrische Schicht 108 auf der Metallisierungsstruktur 106 und der dielektrischen Schicht 104 gebildet. In einigen Ausführungsformen ist die dielektrische Schicht 108 aus einem ähnlichen Material und unter Verwendung ähnlicher Verfahren ausgebildet, wie die dielektrische Schicht 104. Die dielektrische Schicht 108 wird dann strukturiert, um Öffnungen zu bilden, um Abschnitte der Metallisierungsstruktur 106 zu belichten. Die Strukturierung kann durch einen akzeptablen Prozess erfolgen, wie etwa durch Belichtung der dielektrischen Schicht 108, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder durch Ätzen, etwa unter Verwendung eines anisotropen Ätzmittels.
  • Die dielektrischen Schichten 104 und 108 und die Metallisierungsstrukturen 106 können als Rückseitenumverteilungsstruktur 110 bezeichnet werden. Wie illustriert, enthält die Rückseitenumverteilungsstruktur 110 die zwei dielektrischen Schichten 104 und 108 und eine Metallisierungsstruktur 106. In anderen Ausführungsformen kann die Rückseitenumverteilungsstruktur 110 eine Anzahl von dielektrischen Schichten, Metallisierungsstrukturen und Durchkontaktierungen enthalten. Eine oder mehrere weitere Metallisierungsstrukturen und dielektrische Schichten können in der Rückseitenumverteilungsstruktur 110 durch Wiederholung der Prozesse für eine Metallisierungsstrukturen 106 und die dielektrische Schicht 108 gebildet werden. Durchkontaktierungen können während der Bildung einer Metallisierungsstruktur durch Bildung der Seed-Schicht und des leitfähigen Materials der Metallisierungsstruktur in der Öffnung der darunterliegenden dielektrischen Schicht gebildet werden. Die Durchkontaktierungen können sich daher verbinden und elektrisch die verschiedenen Metallisierungsstrukturen koppeln. In anderen Ausführungsformen kann die Rückseitenumverteilungsstruktur 110 vollständig weggelassen werden, sodass nachfolgend beschriebenen Merkmale direkt auf der Freigabeschicht 102 ausgebildet werden.
  • Ferner werden in 3 Durchkontaktierungen 112 ausgebildet. Beispielsweise ist, um die Durchkontaktierungen 112 zu bilden, eine optionale Seed-Schicht über der Rückseitenumverteilungsstruktur 110 gebildet, z. B. die dielektrische Schicht 108 und die belichteten Abschnitte der Metallisierungsstruktur 106. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine zusammengesetzte Schicht sein kann, die mehrere Zwischenschichten umfasst, die aus unterschiedlichen Materialien gebildet sein können. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann unter Verwendung von beispielsweise PVD oder dergleichen gebildet werden. Ein Photoresist wird auf der Seed-Schicht gebildet und strukturiert. Der Photoresist kann durch Spin Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Photoresist entspricht den Durchkontaktierungen 112. Ein oder mehr Belichtungsschritte können auf den Photoresist angewendet werden, um die Durchkontaktierungen 112 zu definieren. Nach dieser einen oder den mehr Belichtungen wird der Photoresist entwickelt, um Öffnungen durch den Photoresist auszubilden, um die Seed-Schicht freizulegen.
  • Ein leitfähiges Material ist in den Öffnungen des Photoresist und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung gebildet werden, wie etwa durch Elektroplattierung oder nichtelektrische Plattierung oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Photoresist und Abschnitte der Seed-Schicht, auf denen das leitfähige Material nicht gebildet ist, werden entfernt. Der Photoresist kann durch einen akzeptablen Aschen- oder Schälprozess entfernt werden, wie etwa durch Verwendung eines Sauerstoffplasmas oder dergleichen. Wenn der Photoresist entfernt wurde, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch Anwendung eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Durchkontaktierungen 112. Alternativ kann in Ausführungsformen, in denen dielektrische Schicht 108 weggelassen wird (siehe z. B. 4B) auch die Seed-Schicht weggelassen werden und die Metallisierungsstruktur 106 kann als eine Seed-Schicht zum Plattieren der Durchkontaktierungen 112 verwendet werden. Beispielsweise können in solchen Ausführungsformen die Durchkontaktierungen 112 direkt auf die Metallisierungsstruktur 106 plattiert werden.
  • In 4A werden integrierte Schaltung-Dies 114 an der dielektrischen Schicht 108 mit Klebstoff 116 befestigt. Wie in 4A illustriert, werden zwei integriert Schaltung-Dies 114 in jedem der ersten Packageregion 600 und der zweiten Packageregion 602 angeklebt, und in anderen Ausführungsformen können mehr oder weniger integrierte Schaltung-Dies 114 in jeder Region angeklebt werden. Beispielsweise kann in einer Ausführungsform nur ein integrierte Schaltung-Die 114 in jeder Region angeklebt werden, oder drei oder mehr integrierte Schaltung-Dies 114 können in jeder Region angeklebt werden. Die integrierten Schaltung-Dies 114 können logische Dies sein (z. B. zentrale Prozessoreinheit, Mikrocontroller usw.), Speicherdies (z. B. ein dynamischer Direktzugriffsspeicher- (DRAM) Die, statischer Direktzugriffsspeicher- (SRAM) Die usw.), Leistungsmanagementdies (z. B. leistungsmanagementintegrierter Schaltkreis- (PMIC) Die), Funkfrequenz- (RF) Dies, Sensordies, mikroelektromechanische System- (MEMS) Dies, Signalverarbeitungsdies (z. B. digitaler Signalverarbeitungs- (DSP) Die), Frontend Dies (z. B. analoge Frontend (AFE) Dies), ähnliches, oder eine Kombination daraus. In einigen Ausführungsformen können die integrierten Schaltung-Dies 114 auch eine andere Größe aufweisen (z. B. verschiedene Höhen und/oder Flächenbereiche), und in anderen Ausführungsformen können die integrierten Schaltung-Dies 114 dieselbe Größe aufweisen (z. B. dieselben Höhen und/oder Flächenbereiche).
  • Vor der Befestigung an des Trägers 100 können die integrierten Schaltung-Dies 114 nach den anwendbaren Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise in den integrierten Schaltung-Dies 114 zu bilden. Beispielsweise enthalten die integrierten Schaltung-Dies 114 j eweils ein Halbleitersubstrat 118, wie etwa Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator- (SOI) Substrats. Das Halbleitersubstrat kann ein anderes Halbleitermaterial enthalten, wie etwa Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus. Andere Substrate, wie etwa mehrlagige oder Gefällesubstrat, können ebenfalls verwendet werden. Vorrichtungen wie Transistoren, Dioden, Kondensatoren, Widerstände usw., können in und/oder an dem Halbleitersubstrat 118 gebildet werden und können mit Verbindungsstrukturen 120 verbunden werden, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten an dem Halbleitersubstrat 118 gebildet sind, um einen integrierten Schaltkreis zu bilden.
  • Die integrierten Schaltung-Dies 114 umfassen ferner Pads 122, wie Aluminiumpads, an denen externe Verbindungen vorgenommen werden. Die Pads 122 befinden sich an dem, was als die jeweiligen aktiven Seiten der integrierten Schaltung-Dies 114 bezeichnet werden kann. Passivierungsfilme 124 befinden sich an den integrierten Schaltung-Dies 114 und an Abschnitten der Pads 122. Öffnungen gehen durch die Passivierungsfilme 124 auf die Pads 122. Die-Verbinder 126, wie etwa leitfähige Säulen (beispielsweise umfassend ein Metall wie Kupfer), erstrecken sich durch die Passivierungsfilme 124 und sind mechanisch und elektrisch mit den jeweiligen Pads 122 gekoppelt. Die Die-Verbinder 126 können beispielsweise durch Plattierung oder dergleichen gebildet werden. Die Die-Verbinder 126 koppeln elektrisch die jeweiligen integrierten Schaltkreise der integrierten Schaltung-Dies 114.
  • Ein dielektrisches Material 128 befindet sich an den aktiven Seiten der integrierten Schaltung-Dies 114, wie etwa an den Passivierungsfilmen 124 und dem Die-Verbinder 126. Das dielektrische Material 128 kapselt lateral die Die-Verbinder 126 ein, und das dielektrische Material 128 endet lateral zusammen mit den jeweiligen integrierten Schaltung-Dies 114. Das dielektrische Material 128 kann ein Polymer sein, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen, oder eine Kombination daraus, und kann beispielsweise durch Spin Coating, Laminierung, CVD oder dergleichen gebildet werden.
  • Der Klebstoff 116 befindet sich an den Rückseiten der integrierten Schaltung-Dies 114 und befestigt die integrierten Schaltung-Dies 114 an der Rückseitenumverteilungsstruktur 110, wie etwa der dielektrischen Schicht 108 in 4A. Alternativ kann in Ausführungsformen, in denen die dielektrische Schicht 108 ausgelassen ist, der Klebstoff 116 die integrierten Schaltung-Dies an der Metallisierungsstruktur 106 und der dielektrischen Schicht 104 festkleben, wie in 4B illustriert. In solchen Ausführungsformen kann sich der Klebstoff 116 entlang einer oberen Fläche und Seitenwänden der Metallisierungsstruktur 106 erstrecken. Der Klebstoff 116 kann jeder geeignete Klebstoff, ein Epoxid, Die-Anbringungsfilm (DAF) oder dergleichen sein. Der Klebstoff 116 kann auf eine Rückseite der integrierten Schaltung-Dies 114 aufgebracht werden, wie etwa auf eine Rückseite des jeweiligen Halbleiterwafers, oder können über die Fläche des Trägersubstrats 100 aufgebracht werden. Die integrierten Schaltung-Dies 114 können vereinzelt sein, wie etwa durch Sägen oder Stanzen, und an der Rückseitenverteilerstruktur 110 mit dem Klebstoff 116 beispielsweise unter Verwendung eines Pick-and-Place-Werkzeugs befestigt.
  • In 5 ist ein Einkapselungsmaterial 130 an den verschiedenen Bauteilen gebildet. Das Einkapselungsmaterial 130 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Transferformen oder dergleichen angebracht werden. Nach dem Härten kann das Einkapselungsmaterial 130 einem Schleifprozess unterzogen werden, um die Durchkontaktierungen 112 und die Die-Verbinder 126 zu belichten. Obere Flächen der Durchkontaktierungen 112, Die-Verbinder 126 und das Einkapselungsmaterial 130 sind nach dem Schleifprozess coplanar. In einigen Ausführungsformen kann das Schleifen ausgelassen werden, beispielsweise, wenn Durchkontaktierungen 112 und Die-Verbinder 126 bereits belichtet sind.
  • In 6 bis 21 ist eine Vorderseitenumverteilungsstruktur 160 gebildet. Wie in 21 illustriert wird, umfasst die Vorderseitenumverteilungsstruktur 160 dielektrische Schichten 132, 140, 148 und 156 und Metallisierungsstrukturen 138, 146 und 154.
  • In 6 ist die dielektrische Schicht 132 auf dem Einkapselungsmaterial 130, den Durchkontaktierungen 112 und den Die-Verbindern 126 abgeschieden. In einigen Ausführungsformen ist die dielektrische Schicht 132 aus einem Polymer gebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 132 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die dielektrische Schicht 132 kann durch Spin Coating, Laminierung, CVD, ähnliches oder eine Kombination daraus gebildet werden.
  • In 7 bis 9 wird dann die dielektrische Schicht 132 strukturiert. Die Strukturierung bildet Öffnungen zum Belichten von Abschnitten der Durchkontaktierungen 112 und der Die-Verbinder 126. Die Strukturierung kann unter Verwendung eines photolitografischen Prozesses verwendet werden, wenn die dielektrische Schicht 132 ein photosensitives Material ist.
  • Ein photolithographischer Prozess der Ausführungsform, der verwendet wird, um die dielektrische Schicht 132 zu strukturieren, kann das Durchführen mehrerer Belichtungsschritte in jeder der Package-Regionen (z. B. der ersten Packageregion 100A und der zweiten Packageregion 100B) über dem Trägersubstrat 100 umfassen. Beispielsweise ist in 7 die erste Packageregion 100A in eine erste Strukturierungsregion 200A und eine zweite Strukturierungsregion 200B unterteilt. Die erste Strukturierungsregion 200A überlappt die zweite Strukturierungsregion 200B in Stitching-Region 200C.
  • In 7 wird eine erste Belichtung auf der dielektrischen Schicht 132 in der ersten Strukturierungsregion 200A unter Verwendung einer ersten Photomaskenplatte 202A durchgeführt. Die belichteten Regionen 132A der dielektrischen Schicht 132 werden so gebildet. Eine Größe der Photomaskenplatte 202A kann einer Größe (z. B. Durchmesser) einer Linse entsprechen, die durch einen NA-Stepper verwendet wird, um die dielektrische Schicht 132 in der ersten Strukturierungsregion 200A zu belichten. Beispielsweise kann in einer Draufsicht (nicht dargestellt) die Photomaskenplatte 202A eine Länge von etwa 52 mm und eine Breite von etwa 34 mm aufweisen, um einer Photolinse zu entsprechen, die verwendet wird, um die dielektrische Schicht 132 zu belichten. Andere Abmessungen der Photomaskenplatte 202A sind ebenfalls möglich. Weiterhin kann ein Niedrig-NA-Stepper (z. B. mit einem NA von weniger als 0,2) verwendet werden, um eine DoF des Strukturierungsprozesses zu erhöhen und die Kosten zu verringern. Aufgrund der erhöhten DoF können Strukturierungsmängel aufgrund von Verziehen verschiedener Merkmale vorteilhaft verringert werden. Weil der Package-Wafer relativ groß ist, kann er besonders anfällig für Verziehen sein, was eine Topografie an der oberen Fläche der dielektrischen Schicht 132 vergrößert. Durch Bereitstellen einer vergrößerten DoF können Strukturierungsmängel aus Verziehen und eine erhöhte Topografie verringert werden. Ein Niedrig-NA-Stepper kann aufgrund der relativ großen Merkmalsgröße (z. B. kritische Dimension) strukturierter Merkmale in der Umverteilungsstruktur 160 (siehe 21) in verschiedenen Ausführungsformen verwendet werden.
  • Als nächstes wird in 8 eine zweite Belichtung auf der dielektrischen Schicht 132 in der zweiten Strukturierungsregion 200B unter Verwendung einer zweiten Photomaskenplatte 202B durchgeführt. Die belichteten Regionen 132B der dielektrischen Schicht 132 werden so gebildet. Eine Größe der Photomaskenplatte 202B kann einer Größe (z. B. Durchmesser) einer Linse entsprechen, die durch einen NA-Stepper verwendet wird, um die dielektrische Schicht 132 in der Strukturierungsregion 200B zu belichten. Beispielsweise kann in einer Draufsicht (nicht dargestellt) die Photomaskenplatte 202B eine Länge von etwa 52 mm und eine Breite von etwa 34 mm aufweisen, um einer Photolinse zu entsprechen, die verwendet wird, um die dielektrische Schicht 132 zu belichten. Andere Abmessungen der Photomaskenplatte 202B sind ebenfalls möglich. Weiterhin kann ein Niedrig-NA-Stepper (z. B. mit einem NA von weniger als 0,2) verwendet werden, um eine DoF des Strukturierungsprozesses zu erhöhen und die Kosten zu verringern. Aufgrund der erhöhten DoF können Strukturierungsmängel aufgrund von Verziehen und erhöhter Topografie der dielektrischen Schicht 132 verringert werden. Ein Niedrig-NA-Stepper kann aufgrund der relativ großen Merkmalsgröße (z. B. kritische Dimension) strukturierter Merkmale in der Umverteilungsstruktur 160 (siehe 21) in verschiedenen Ausführungsformen verwendet werden.
  • In dieser Weise ist eine Struktur für Öffnungen durch die dielektrische Schicht 132 in der ersten Packageregion 100A definiert. Eine Gesamtgröße der Struktur für Öffnungen in der ersten Packageregion 100A muss nicht auf eine physische Größe von Photolinsen beschränkt sein, die verwendet wird, um die dielektrische Schicht 132 zu belichten, weil mehrere Belichtungsschritte und Photomaskenplatten eine Größe eines Packages erweitern können, das in jeder Packageregion 100A und 100B ausgebildet ist.
  • Ähnliche Belichtungsschritte können in anderen Package-Regionen über dem Trägersubstrat 100 (z. B. in der zweiten Packageregion 100B) durchgeführt werden, um eine gewünschte Struktur in der dielektrischen Schicht 132 zu definieren. Das Belichten der zweiten Packageregion 100B kann nach Abschluss aller Belichtungsschritte in der ersten Packageregion 100A durchgeführt werden. Alternativ kann jede Photomaskenplatte (z. B. eine erste Photomaskenplatte 202A) verwendet werden, um jede Packageregion über dem Trägersubstrat 100B zu belichten, bevor weitere Photomaskenplatten (z. B. eine zweite Photomaskenplatte 202B) verwendet werden, um die dielektrische Schicht 132 zu belichten.
  • In 9 wird, nachdem die verschiedenen Strukturierungsregionen und Package-Regionen der dielektrischen Schicht 132 belichtet werden, die dielektrische Schicht 132 entwickelt, Öffnungen zu bilden, die sich durch die dielektrische Schicht 132 erstrecken. Die Öffnungen können Abschnitte der Durchkontaktierungen 112 und der Die-Verbinder 126 belichten. 9 illustriert die dielektrische Schicht 132 als ein positives Photoresistmaterial, wobei belichtete Bereiche 132A/132B aufgrund der Entwicklung der dielektrischen Schicht 132 entfernt werden. In anderen Ausführungsformen kann die dielektrische Schicht 132 ein negativer Photoresist sein, wobei belichtete Bereiche 132A/132B der dielektrischen Schicht 132 zurückbleiben, während nicht belichtete Bereiche der dielektrischen Schicht 132 aufgrund der Entwicklung entfernt werden.
  • In 10 bis 16F ist die Metallisierungsstruktur 138 mit Durchkontaktierungen auf der dielektrischen Schicht 132 gebildet. Als ein Beispiel der Bildung der Metallisierungsstruktur 138 wird eine Seed-Schicht 133 über der dielektrischen Schicht 132 und in Öffnungen durch die dielektrische Schicht 132 gebildet. In einigen Ausführungsformen ist die Seed-Schicht 133 eine Metallschicht, die eine einzelne Schicht oder eine zusammengesetzte Schicht sein kann, die mehrere Zwischenschichten umfasst, die aus unterschiedlichen Materialien gebildet sein können. In einigen Ausführungsformen umfasst die Seed-Schicht 133 eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht 133 kann unter Verwendung von beispielsweise PVD oder dergleichen gebildet werden.
  • Ein Photoresist 204 wird dann auf der Seed-Schicht 133 gebildet und strukturiert. Der Photoresist 204 kann durch Spin Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Ein Mehrfachbelichtungsprozess (z. B. Stitching-Lithographie) wie nachfolgend beschrieben wird verwendet, um mehrere Bereiche des Photoresists zu belichten. Nach dem Mehrfachbelichtungsprozess erfolgt ein einziger Entwicklungsprozess zum Entfernen belichteter oder nicht belichteter Abschnitte des Photoresist, abhängig davon, ob ein negativer oder ein positiver Resist verwendet wird.
  • In 11A wird eine erste Belichtung auf den Photoresist 204 in der ersten Strukturierungsregion 200A unter Verwendung einer ersten Photomaskenplatte 206A durchgeführt. Die belichteten Regionen 204A des Photoresists 204 werden so gebildet. Eine Größe der Photomaskenplatte 206A kann einer Größe (z. B. Durchmesser) einer Linse entsprechen, die durch einen NA-Stepper verwendet wird, um den Photoresist 204 in der ersten Strukturierungsregion 200A zu belichten. Beispielsweise kann in einer Draufsicht (nicht dargestellt) die Photomaskenplatte 206A eine Länge von etwa 52 mm und eine Breite von etwa 34 mm aufweisen, um einer Photolinse zu entsprechen, die verwendet wird, um den Photoresist 204 zu belichten. Andere Abmessungen der Photomaskenplatte 206A sind ebenfalls möglich. Weiterhin kann ein Niedrig-NA-Stepper (z. B. mit einem NA von weniger als 0,2) verwendet werden, um eine DoF des Strukturierungsprozesses zu erhöhen und die Kosten zu verringern. Aufgrund der erhöhten DoF können Strukturierungsmängel aufgrund von Verziehen und erhöhter Topografie der dielektrischen Schicht 132 verringert werden. Ein Niedrig-NA-Stepper kann aufgrund der relativ großen Merkmalsgröße (z. B. kritische Dimension) strukturierter Merkmale in der Umverteilungsstruktur 160 (siehe 21) in verschiedenen Ausführungsformen verwendet werden.
  • Die belichteten Regionen 204A erstrecken sich in die Stitching-Region 200C (z. B. wo sich die erste Strukturierungsregion 200A und die zweite Strukturierungsregion 200B überlappen). Die Photomaskenplatte 206A kann entworfen sein, um die Belichtungsdosis, die auf den Photoresist 204 in der Stitching-Region 200C angewendet wird, im Vergleich zur ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C zu verringern. Beispielsweise wird während eines Belichtungsschritts, Licht (z. B. ultraviolettes (UV) Licht) durch die Photomaskenplatte 206A auf den Photoresist 204 projiziert. Öffnungen in der Photomaskenplatte 206A erlauben es dem Licht, auf die Photomaske 204 zu fallen, während massive Bereiche der Photomaskenplatte 206A das Licht davon abhalten, auf die Photomaske 204 zu fallen. Eine Form und Größe der Öffnungen in der Photomaskenplatte 206A kann die Lichtübertragung in der Stitching-Region 200C im Vergleich zu Bereichen der ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C verringern. Beispielsweise kann die Photomaskenplatte 206A eine Lichtübertragung in der ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C bei 100 % erlauben, während die Photomaskenplatte 206A eine Übertragung von Licht in der Stitching-Region 200C in einer Richtung hin zur zweiten Strukturierungsregion 200B Schrittweise von 100 % auf etwa 0 % absteigen lassen kann. Dies kann durch Auswahl einer geeigneten Form von Öffnungen der Photomaskenplatte 206A über der Stitching-Region 200C und Verringern eines Bereichs der Öffnungen in der Photomaskenplatte 206A über der Stitching-Region 200C erfolgen.
  • 11B und 11C illustrieren Draufsichten der belichteten Regionen 204A in der ersten Strukturierungsregion 200A außerhalb wie innerhalb der Stitching-Region 200C nach verschiedenen Ausführungsformen. Die Formen der belichteten Regionen 204A entsprechen Formen von Öffnungen in der Photomaskenplatte 206A. Wie in 11B und 11C illustriert, sinkt eine Breite der belichteten Regionen 204A, wenn sich die belichteten Regionen 204A in die Stitching-Region 200C erstrecken, sodass die belichtete Region 204A eine dreieckige Form in der Stitching-Region 200C aufweist. Die dreieckige Form der belichteten Regionen 204B kann die Gesamtheit der Stitching-Region 200C überspannen. Beispielsweise kann die dreieckige Form an einer ersten Kante der Stitching-Region 200C beginnen und sich an einer zweiten Kante der Stitching-Region 200C zu einem Scheitelpunkt verjüngen, wobei die zweite Kante der ersten Kante gegenüberliegt. In der Stitching-Region 200C kann die Breite der belichteten Region 204A ständig absinken (z. B. wie durch 11B illustriert) oder diskret in festgelegten Intervallen absinken (z. B. wie durch 11C illustriert).
  • Aufgrund der Formen und verschiedenen breiten der belichteten Region 204A in der Ausführungsform wird die Belichtungsintensität der belichteten Region 204A verringert, wenn sich die belichteten Regionen 204A in die Stitching-Region 200C erstrecken. Durch Konfiguration der belichteten Region 204A, um die illustrierten Formen in der Stitching-Region 200C aufzuweisen (z. B. durch Konfiguration entsprechender Öffnungen in der Photomaskenplatte 206A über der Stitching-Region 200C) kann auch die Belichtungsintensität innerhalb der Stitching-Region 200C schrittweise verringert werden, was Mängel durch Überbelichtung verringert und die Überlagerungstoleranz erhöht. wie nachfolgend ausführlich beschrieben wird.
  • Als nächstes wird in 12A eine zweite Belichtung auf der Photoresist 204 in der zweiten Strukturierungsregion 200A unter Verwendung einer zweiten Photomaskenplatte 206B durchgeführt. Die belichteten Regionen 204B des Photoresists 204 werden so ausgebildet. Eine Größe der Photomaskenplatte 202B kann einer Größe (z. B. Durchmesser) einer Linse entsprechen, die durch einen NA-Stepper verwendet wird, um den Photoresist 204 in der ersten Strukturierungsregion 200A zu belichten. Beispielsweise kann in einer Draufsicht (nicht dargestellt) die Photomaskenplatte 206B eine Länge von etwa 52 mm und eine Breite von etwa 34 mm aufweisen, um einer Photolinse zu entsprechen, die verwendet wird, um den Photoresist 204 zu belichten. Andere Abmessungen der Photomaskenplatte 206B sind ebenfalls möglich. Weiterhin kann ein Niedrig-NA-Stepper (z. B. mit einem NA von weniger als 0,2) verwendet werden, um eine DoF des Strukturierungsprozesses zu erhöhen und die Kosten zu verringern. Aufgrund der erhöhten DoF können Strukturierungsmängel aufgrund von Verziehen und erhöhter Topografie der dielektrischen Schicht 132 verringert werden. Ein Niedrig-NA-Stepper kann aufgrund der relativ großen Merkmalsgröße (z. B. kritische Dimension) strukturierter Merkmale in der Umverteilungsstruktur 160 (siehe 21) in verschiedenen Ausführungsformen verwendet werden.
  • Die belichteten Regionen 204B erstrecken sich in die Stitching-Region 200C (z. B. wo sich die erste Strukturierungsregion 200A und die zweite Strukturierungsregion 200B überlappen). Die belichteten Regionen 204B können die belichteten Regionen 204A in der Stitching-Region 200C so überlappen, dass der Photoresist 204 eine belichtete zusammengesetzte Region umfasst, die fortlaufend von der ersten Strukturierungsregion 200A (speziell einem Bereich der ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C) durch die Stitching-Region 200C auf die zweite Strukturierungsregion 200B (speziell einen Bereich der zweiten Strukturierungsregion 200B außerhalb der Stitching-Region 200C) erstreckt.
  • Ähnlich wie die Photomaskenplatte 206A kann die Photomaskenplatte 206B entworfen sein, um die Belichtungsdosis, die auf den Photoresist 204 in der Stitching-Region 200C angewendet wird, im Vergleich zur zweiten Strukturierungsregion 200B außerhalb der Stitching-Region 200C zu verringern. Eine Form und Größe der Öffnungen in der Photomaskenplatte 206B kann die Lichtübertragung in der Stitching-Region 200C im Vergleich zu Bereichen der zweiten Strukturierungsregion 200B außerhalb der Stitching-Region 200C verringern. Beispielsweise kann die Photomaskenplatte 206B eine Lichtübertragung in der zweiten Strukturierungsregion 200B außerhalb der Stitching-Region 200C bei 100 % erlauben, während die Photomaskenplatte 206B eine Übertragung von Licht in der Stitching-Region 200C in einer Richtung hin zur ersten Strukturierungsregion 200A Schrittweise von 100 % auf etwa 0 % absteigen lassen kann. Dies kann durch Auswahl einer geeigneten Form von Öffnungen der Photomaskenplatte 206B über der Stitching-Region 200C und Verringern eines Bereichs der Öffnungen in der Photomaskenplatte 206B über der Stitching-Region 200C erfolgen.
  • 12B und 12C illustrieren Draufsichten der belichteten Regionen 204A und der belichteten Regionen 204B in den ersten und zweiten Strukturierungsregionen 200A und 200B nach verschiedenen Ausführungsformen. Die Formen der belichteten Regionen 204B entsprechen Formen von Öffnungen in der Photomaskenplatte 206B. Wie durch 12B und 12C illustriert, sinkt eine Breite der belichteten Regionen 204B, wenn sich die belichteten Regionen 204B in die Stitching-Region 200C erstrecken, sodass die belichtete Region 204B eine dreieckige Form in der Stitching-Region 200C aufweist. Die dreieckige Form der belichteten Regionen 204B kann die Gesamtheit der Stitching-Region 200C überspannen. Beispielsweise kann die dreieckige Form an der zweiten Kante der Stitching-Region 200C beginnen und sich an der ersten Kante der Stitchingkante 200C zu einem Scheitelpunkt verjüngen. In der Stitching-Region 200C kann die Breite der belichteten Region 204B ständig absinken (z. B. wie durch 12B illustriert) oder diskret in festgelegten Intervallen absinken (z. B. wie durch 12C illustriert).
  • Aufgrund der Formen und verschiedenen breiten der belichteten Region 204B in der Ausführungsform wird die Belichtungsintensität der belichteten Region 204B verringert, wenn sich die belichteten Regionen 204B in die Stitching-Region 200C erstrecken. Durch Konfiguration der belichteten Region 204B, um die illustrierten Formen in der Stitching-Region 200C aufzuweisen (z. B. durch Konfiguration entsprechender Öffnungen in der Photomaskenplatte 206B über der Stitching-Region 200C) kann auch die Belichtungsintensität der belichteten Regionen 204B innerhalb der Stitching-Region 200C schrittweise verringert werden, was Mängel durch Überbelichtung verringert und die Überlagerungstoleranz erhöht.
  • Die belichteten Regionen 204A und 204B überlappen sich in der Überlappungsregion 208. Wenn die Belichtungsintensität in der Stitching-Region 200C nicht verringert wird, kann die Überlappungsregion 208 übermäßig belichtet werden (z. B. eine Belichtungsintensität von etwa 200 % aufweisen). Durch Schrittweise Verringerung der Belichtungsintensität der belichteten Regionen 204A und 204B in der Stitching-Region 200C wird das Risiko der Überbelichtung der Überlappungsregion 208 verringert, weil die kumulative Belichtungsintensität der Überlappungsregion 208 aus der ersten Belichtung (z. B. zum Definieren der belichteten Region 204A) und der zweiten Belichtung (z. B. zum Definieren der belichteten Region 204B) verringert wird. Beispielsweise illustriert 12D Belichtungsintensitäten der belichteten Regionen 204A und 204B in der gesamten ersten Strukturierungsregion 200A und der zweiten Strukturierungsregion 200B. In 12D bezeichnet die x-Achse den Ort und die y-Achse die Belichtungsintensität. Die Kurve 210A entspricht der Belichtungsintensität der exponierten Region 204A und die Kurve 210B entspricht der Belichtungsintensität der belichteten Region 204B. Gefälle der Kurven 210A und 210B in der Stitching-Region 200C können einem Abstand entsprechen, der durch die Stitching-Region 200C überspannt wird, und durch diesen bestimmt werden, der eine Länge der Dreiecksform jeder belichteten Region 204A/204B bestimmt. Die kumulative Belichtungsintensität eines bestimmten Orts des Photoresists 204 kann durch Hinzufügen der jeweiligen Intensitäten der Kurven 210A und 210B erhalten werden. Wie in 12D zu sehen ist, liegt die kumulative Belichtungsintensität an einem gegebenen Ort in der ersten Strukturierungsregion 200A und der zweiten Strukturierungsregion 200B in dem Bereich von etwa 1 (z. B. 100 %) bis etwa 1.2 (z. B. 120 %). Insbesondere ist in der kumulativen Belichtungsintensität in der Stitching-Region 200C (wobei zwei Belichtungsschritte durchgeführt wurden) im Wesentlichen dieselbe wie die kumulative Belichtungsintensität außerhalb der Stitching-Region 200C (wo nur ein Belichtungsschritt durchgeführt wurde). Durch Verringern der Überbelichtung können auch Mängel (z. B. Definition übergroßer Merkmale) aufgrund von Überbelichtung verringert werden.
  • Ferner können die dreieckigen Formen der belichteten Regionen 204A und 204B in der Stitching-Region 200C die Überlagerungstoleranz erhöhen. 13A, 13B, 13C und 13D illustrieren Überlagerungsfehler der Ausführungsform, die aus Ausrichtungsfehlern zwischen der Photomaskenplatte 206A und der Photomaskenplatte 206B entstehen können. 13A illustriert eine Ausführungsform, in der die Photomaskenplatte 206B lateral in einer Richtung zu der ersten Strukturierungsregion 200A verschoben wird, wie durch den Pfeil 209A angezeigt. Aufgrunddessen kann sich die belichtete Region 204B in einen Bereich der ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C erstrecken. 13B illustriert eine Ausführungsform, in der die Photomaskenplatte 206B lateral in einer Richtung zu der zweiten Strukturierungsregion 200B verschoben wird, wie durch den Pfeil 209A angezeigt. Aufgrunddessen erstreckt sich die belichtete Region 204B nicht vollständig über die Stitching-Region 200C. 13C und 13D illustrieren Ausführungsformen, in denen die Photomaskenplatte 206B vertikal verschoben wird, sodass Kanten der belichteten Regionen 204A und 204B nicht mehr ausgerichtet sind, wie durch Pfeile 209C und 209D gezeigt. Wenn auch jede der 13A, 13B, 13C und 13D einen einzigen Überlagerungsfehler illustriert, versteht es sich, dass diese Fehler auch kombiniert werden können. Es wurde beobachtet, dass durch die Bereitstellung belichteter Regionen 204A und 204B mit dreieckigen Formen ein Überlagerungsfehler von bis zu 10 % in jeder Richtung möglich ist, während die Herstellungstoleranzen weiter eingehalten werden.
  • Die dreieckigen Formen der belichteten Regionen 204A und 204B in der Stitching-Region 200C erlaubt lineare Änderungen der Belichtungsintensität, sodass jede Verschiebung sich nicht wesentlich auf die kumulative Belichtungsintensität auswirkt. Beispielsweise kann in 13A der Abschnitt der belichteten Region 204B in der ersten Strukturierungsregion 200A außerhalb der Stitching-Region 200C eine relativ geringe Belichtungsintensität aufweisen (z. B. weniger als etwa 20 %). Als Ergebnis davon ist zwar die belichtete Region 204A in der ersten Strukturierungsregion 200A außerhalb der Überlappungsregion 200C vollständig belichtet (z. B. mit einer Belichtungsintensität von etwa 100 %), aber die kumulative Belichtungsintensität der belichteten Regionen 204A und 204B wird bei etwa 120 % gehalten, was auch mit dem illustrierten Überlagerungsfehler aus 13A innerhalb der Herstellungstoleranzen liegt. Als ein weiteres Beispiel erstreckt sich in 13B die belichtete Region 204B nicht in die Region 200D der Stitching-Region 200C. Beispielsweise wird in der Region 200D nur eine Belichtung durchgeführt (d. h. die Belichtung, die der belichteten Region 204A) entspricht. Da jedoch die belichtete Region 204A eine annähernd volle Belichtungsintensität (z. B. mindestens 80 %) in der Region 200D aufweist, führt die fehlende Belichtung aus dem zweiten Belichtungsschritt nicht zu einem inakzeptabel unterbelichteten Bereich. Beispielsweise wird in der Region 200D, die kumulative Belichtungsintensität der belichteten Regionen 204A und 204B bei etwa 80 % gehalten, was auch mit dem illustrierten Überlagerungsfehler von 13B innerhalb der Herstellungstoleranzen liegt.
  • So wird der Photoresist 204 unter Verwendung mehrerer Photomaskenplatten 206A/206B belichtet, um die Größe einer Struktur über eine Stitchingzone zu erweitern. Wenn auch oben nur zwei Belichtungsschritte beschrieben sind, sollte verstanden werden, dass eine Reihe von Belichtungsschritten auf den Photoresist 204 angewendet werden können. Beispielsweise könnten, wenn ein noch größerer Bereich gewünscht wird, weitere Belichtungsschritte angewendet werden. Jeder der weiteren Belichtungsschritte kann einen vorherigen Belichtungsschritt in weiteren Stitchingzonen überlappen. Beispielsweise illustrieren die 14A und 14B mehrere Stitchingzonen. Verschiedene Photomaskenplatten 206A, 206B, 206D und 206F werden verwendet, um Strukturen in verschiedenen Strukturierungsregionen 200A, 200B, 200D bzw. 200F eines Wafers zu definieren. Die Strukturierungsregionen 200A und 200B überlappen sich in einer Stitching-Region 200C; die Strukturierungsregionen 200A und 200D überlappen sich in einer Stitching 200E; die Strukturierungsregionen 200B und 200F überlappen sich in einer Stitching-Region 200G; und die Strukturierungsregionen 200D und 200F überlappen sich in einer Stitching-Region 200H. Die belichteten Regionen 204A und 204B erstrecken sich durch die Stitching-Region 200C; die belichteten Regionen 204A und 204D erstrecken sich durch die Stitching-Region 200E; die belichteten Regionen 204B und 204F erstrecken sich durch die Stitching-Region 200G; und die belichteten Regionen 204D und 204F erstrecken sich durch die Stitching-Region 200H. Ausrichtungszeichen 302 werden verwendet, um die Photomaskenplatten 206A, 206B, 206D und 206F an einer Struktur einer darunterliegenden Schicht (z. B. einer Struktur der dielektrischen Schicht 132, siehe 10) auszurichten. Überlagerungszeichen 304 werden verwendet, um die Strukturen der Photomaskenplatten 206A, 206B, 206D und 206F an anderen Photomaskenplatten 206A, 206B, 206D und 206F auszurichten. Beispielsweise kann Überlagerungszeichen 304A verwendet werden, um die Photomaskenplatten 206A und 206B auszurichten; Überlagerungszeichen 304B kann verwendet werden, um die Photomaskenplatten 206B und 206F auszurichten; und Überlagerungszeichen 304C kann verwendet werden, um die Photomaskenplatten 206A und 206D auszurichten. Die Ausrichtungszeichen 302 und 304 können sich überlappen, um einen Bereich zu verringern, der für die Ausrichtungszeichen benötigt wird. Wenn die Ausrichtungszeichen 302 und 304 außerhalb der Strukturierungsregionen (z. B. 200A, 200B, usw.) platziert sind, kann die Größe der Struktur in eine Richtung erweitert werden (z. B. wie durch Pfeil 306 in 14A gezeigt). Wenn die Ausrichtungszeichen 302 und 304 innerhalb der Strukturierungsregionen (z. B. 200A, 200B, usw.) platziert sind, kann die Größe der Struktur in mehrere Richtungen erweitert werden (z. B. wie durch die Pfeile 308 in 14B gezeigt). Ferner können durch die Verwendung mehrerer Photomaskenplatten zum Verbinden einer Struktur einer Schicht Ausrichtungszeichen 302 und Überlagerungszeichen 304 in regelmäßigen Intervallen um die Struktur (z. B. wie durch 14A illustriert) oder durch die Struktur (z. B. wie durch 14B illustriert) angeordnet sein. Ein Intervall zwischen aneinander angrenzenden Ausrichtungszeichen 302/Überlagerungszeichen 304 kann einer Größe der Photomaskenplatten entsprechen.
  • So kann durch Bereitstellung mehrerer Belichtungsschritte ein großer Wafer unter Verwendung mehrerer Photomaskenplatten strukturiert werden, um überlappende Strukturen in Stitching-Regionen zu definieren. Die mehreren Belichtungsschritte können unter Verwendung eines Niedrig-NA-Lithographietools mit einer hohen DoF angewendet werden, das die Definition der Strukturen auch bei Verziehen erlaubt. Eine Form sich überlappender Strukturen kann dreieckig sein, um die Belichtungsintensität in Stitching-Regionen zu verringern. Durch Verringerung der Belichtungsintensität können Herstellungstoleranzen verbessert und Mängel verringert werden. Alternativ können andere Formen eingesetzt werden, die die Belichtungsintensität in der Stitching-Region verringern, um mehrere Belichtungsschritte zu ermöglichen.
  • Ähnliche Belichtungsschritte können in anderen Package-Regionen über dem Trägersubstrat 100 (z. B. in der zweiten Packageregion 100B) durchgeführt werden, um eine gewünschte Struktur in dem Photoresist 204 zu definieren. Das Belichten der zweiten Packageregion 100B kann nach Abschluss aller Belichtungsschritte in der ersten Packageregion 100A durchgeführt werden. Alternativ kann jede Photomaskenplatte (z. B. eine erste Photomaskenplatte 206A) verwendet werden, um jede Packageregion über dem Trägersubstrat 100B zu belichten, bevor weitere Photomaskenplatten (z. B. eine zweite Photomaskenplatte 206B) verwendet werden, um den Photoresist 204 zu belichten.
  • In 15 wird, nachdem die verschiedenen Strukturierungsregionen und Package-Regionen des Photoresists 204 belichtet werden, der Photoresist 204 entwickelt, Öffnungen 212 zu bilden, die sich durch den Photoresist 204 erstrecken. 15 illustriert den Photoresist 204 als ein positives Photoresistmaterial, wobei belichtete Bereiche 204A/204B aufgrund der Entwicklung des Photoresists 204 entfernt werden. In anderen Ausführungsformen kann der Photoresist 204 ein negativer Photoresist sein, wobei belichtete Bereiche 204A/204B des Photoresists 204 zurückbleiben, während nicht belichtete Bereiche des Photoresists 204 aufgrund der Entwicklung entfernt werden.
  • Nachfolgend wird in 16A ein leitfähiges Material in den Öffnungen 212 durch Plattierung gebildet, wie etwa Elektroplattierung oder elektrolose Plattierung oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Photoresist 204 und Abschnitte der Seed-Schicht 133, auf denen das leitfähige Material nicht gebildet ist, entfernt. Der Photoresist 204 kann durch einen akzeptablen Aschen- oder Schälprozess entfernt werden, wie etwa durch Verwendung eines Sauerstoffplasmas oder dergleichen. Wenn der Photoresist 204 entfernt wurde, werden belichtete Abschnitte der Seed-Schicht 133 entfernt, wie etwa durch Anwendung eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Metallisierungsstruktur 138 und Durchkontaktierungen. Die Durchkontaktierungen sind in Öffnungen durch die dielektrische Schicht 132, z. B. zu den Durchkontaktierungen 112 und/oder den Die-Verbindern 126 gebildet.
  • 16A illustriert eine Querschnittsansicht der Metallisierungsstruktur 138. 16B, 16C, 16D, 16E und 16F illustrieren Draufsichten der Metallisierungsstruktur 138 in der Region 100C (siehe 16A). Die Region 100C umfasst einen Abschnitt der ersten Strukturierungsregion 200A, der zweiten Strukturierungsregion 200B und der Stitching-Region 200C. Der Ort der Metallisierungsstruktur 138 kann ferner den belichteten Regionen 204A/204B/204D/204F entsprechen, die durch 14A und 14B illustriert sind. Beispielsweise können die Metallisierungsstrukturen 138 leitfähige Leitungen umfassen, die zwischen aneinander angrenzenden Ausrichtungszeichen 302/Überlagerungszeichen 304 angeordnet sind.
  • In 16B sind die Metallisierungsstrukturen 138A, 138B und 138C ohne Herstellungsanomalien ausgebildet, um leitfähige Umverteilungsleitungen zu definieren, die sich fortlaufend von der Strukturierungsregion 200A durch die Stitching-Region 200C an die Strukturierungsregion 200B erstrecken. In 16C, 16D, 16E und 16F, sind die Metallisierungsstrukturen 138A, 138B und 138C mit Herstellungsanomalien ausgebildet, um leitfähige Umverteilungsleitungen zu definieren, die sich von der Strukturierungsregion 200A durch die Stitching-Region 200C an die Strukturierungsregion 200B erstrecken. Da die Herstellungsanomalien an Überlagerungsfehlern zwischen den Photomaskenplatten (z. B. 206A und 206B) liegen, kann jede der Metallisierungsstrukturen 138A, 138B und 138C einen selben Typ von Herstellungsanomalie innerhalb der Stitching-Region 200C aufweisen. In 16C tritt ein Verschiebungsfehler in der Stitching-Region 200C auf, der eine Herstellungsanomalie definiert, in der Seitenwände der Metallisierungsstrukturen 138A/138B/138C nicht mehr ausgerichtet sind. In 16D ist eine Lücke in jeder der Metallisierungsstrukturen 138A, 138B und 138C in der Stitching-Region 200C vorhanden. Diese Lücke kann beispielsweise annehmbar sein, wenn die Metallisierungsstrukturen 138A, 138B und 138C Dummystrukturen definieren. Eine Größe der Lücke in jeder der Metallisierungsstrukturen 138A, 138B und 138C kann gleich sein. In 16E weist jede der Metallisierungsstrukturen 138A, 138B und 138C in der Stitching-Region 200C eine schmalere Region auf (z. B. bezeichnet als Necking). Ein Betrag, um den sich jede der Metallisierungsstrukturen 138A, 138B und 138C in der Stitching-Region 200C verengt, kann gleich sein. Die Herstellungsanomalien, die durch 16D und 16E illustriert sind, können aus Unterbelichtung in der Stitching-Region 200C (z. B. wie oben bezüglich 13B beschrieben) entstehen. In 16F weist jede der Metallisierungsstrukturen 138A, 138B und 138C in der Stitching-Region 200C eine breitere Region auf (z. B. bezeichnet als Bulging). Ein Betrag, um den sich jede der Metallisierungsstrukturen 138A, 138B und 138C in der Stitching-Region 200C aufweitet, kann gleich sein. Die Herstellungsanomalien, die durch 16F illustriert sind, können aus Überbelichtung in der Stitching-Region 200C (z. B. wie oben bezüglich 13A beschrieben) entstehen. Andere Herstellungsanomalien sind ebenfalls möglich, wobei die Anomalien jedoch aufgrund der oben beschriebenen Strukturierungsverfahren der Ausführungsform allgemein innerhalb der Herstellungstoleranzen bleiben. In verschiedenen Ausführungsformen kann jede Metallisierungsstruktur in einer Stitching-Region (z. B. Stitching-Region 200C) eine gleiche Art von Herstellungsanomalie aufweisen, weil diese Anomalien das Ergebnis von Überlagerungsfehlern sind, die durch die mehreren Belichtungsschritte ausgelöst werden, und dieselben Überlagerungsfehler über die gesamte Stitching-Region 200C zutreffen würden. Allgemein kann eine Herstellungsanomalie als eine Differenz der Form zwischen der vorgesehenen Struktur eines leitfähigen Merkmals wie in einer Photomaske oder Layoutdatei definiert und der hergestellten physischen Struktur des leitfähigen Merkmals erkannt werden. In verschiedenen Ausführungsformen können Herstellungsanomalien innerhalb einer einzigen Stitching-Region uneinheitliche leitfähige Leitungen, leitfähige Leitungen mit nichtlinearen Kanten innerhalb jeder der leitfähigen Leitungen, leitfähige Leitungen mit verschiedenen Breiten innerhalb jeder leitfähigen Leitung oder dergleichen umfassen.
  • In 17 ist die dielektrische Schicht 140 auf die Metallisierungsstruktur 138 und der dielektrischen Schicht 132 aufgebracht. Die dielektrische Schicht 140 kann aus einem ähnlichen Material hergestellt sein und unter Verwendung eines ähnlichen Prozesses aufgebracht werden, wie die dielektrische Schicht 132. Nach Aufbringen der dielektrischen Schicht 140 kann sie strukturiert werden, um Öffnungen zu bilden, die Abschnitte der Metallisierungsstruktur 138 belichten. Die Strukturierung der dielektrischen Schicht 140 kann durch einen annehmbaren Prozess erfolgen, wie etwa einen Prozess, der ähnlich wie der Mehrfach-Belichtungsstrukturierungsprozess funktioniert, der oben bezüglich der Strukturierung der dielektrischen Schicht 132 beschrieben ist.
  • In 18 ist die Metallisierungsstruktur 146 mit Durchkontaktierungen auf der dielektrischen Schicht 140 gebildet. Die Metallisierungsstruktur 146 kann aus einem ähnlichen Material hergestellt und unter Verwendung eines ähnlichen Prozesses gebildet sein, wie die Metallisierungsstruktur 138. Beispielsweise kann eine Seed-Schicht aufgebracht werden, ein Photoresist kann auf die Seed-Schicht aufgebracht werden, ein Mehrfach-Belichtungslithographieprozess wie oben beschrieben, kann auf den Photoresist angewendet werden, um Öffnungen zu definieren, die die Seed-Schicht belichten, ein Plattierungsprozess kann durchgeführt werden, um ein leitfähiges Material auf die belichteten Abschnitte der Seed-Schicht aufzubringen und der Photoresist und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet ist, werden entfernt. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Metallisierungsstruktur 146 und Durchkontaktierungen. Die Durchkontaktierungen sind in Öffnungen durch die dielektrische Schicht 140, z. B. Abschnitten der Metallisierungsstruktur 138, gebildet.
  • In 19 ist die dielektrische Schicht 148 auf die Metallisierungsstruktur 146 und der dielektrischen Schicht 140 aufgebracht. Die dielektrische Schicht 148 kann aus einem ähnlichen Material hergestellt sein und unter Verwendung eines ähnlichen Prozesses aufgebracht werden, wie die dielektrische Schicht 132. Nach Aufbringen der dielektrischen Schicht 148 kann sie strukturiert werden, um Öffnungen zu bilden, die Abschnitte der Metallisierungsstruktur 146 belichten. Die Strukturierung der dielektrischen Schicht 148 kann durch einen annehmbaren Prozess erfolgen, wie etwa einen Prozess, der ähnlich wie der Mehrfach-Belichtungsstrukturierungsprozess funktioniert, der oben bezüglich der Strukturierung der dielektrischen Schicht 132 beschrieben ist.
  • In 20 ist die Metallisierungsstruktur 154 mit Durchkontaktierungen auf der dielektrischen Schicht 148 gebildet. Die Metallisierungsstruktur 154 kann aus einem ähnlichen Material hergestellt und unter Verwendung eines ähnlichen Prozesses gebildet sein, wie die Metallisierungsstruktur 138. Beispielsweise kann eine Seed-Schicht aufgebracht werden, ein Photoresist kann auf die Seed-Schicht aufgebracht werden, ein Mehrfach-Belichtungslithographieprozess wie oben beschrieben, kann auf den Photoresist aufgebracht werden, um Öffnungen zu definieren, die die Seed-Schicht belichten, ein Plattierungsprozess kann durchgeführt werden, um ein leitfähiges Material auf die belichteten Abschnitte der Seed-Schicht aufzubringen und der Photoresist und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet ist, werden entfernt. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Metallisierungsstruktur 154 und Durchkontaktierungen. Die Durchkontaktierungen sind in Öffnungen durch die dielektrische Schicht 148, z. B. Abschnitten der Metallisierungsstruktur 146, gebildet.
  • In 21 ist die dielektrische Schicht 156 auf die Metallisierungsstruktur 154 und der dielektrischen Schicht 148 aufgebracht. Die dielektrische Schicht 156 kann aus einem ähnlichen Material hergestellt sein und unter Verwendung eines ähnlichen Prozesses aufgebracht werden, wie die dielektrische Schicht 132. Nach Aufbringen der dielektrischen Schicht 156 kann sie strukturiert werden, um Öffnungen zu bilden, die Abschnitte der Metallisierungsstruktur 154 belichten. Die Strukturierung der dielektrischen Schicht 156 kann durch einen annehmbaren Prozess erfolgen, wie etwa einen Prozess, der ähnlich wie der Mehrfach-Belichtungsstrukturierungsprozess funktioniert, der oben bezüglich der Strukturierung der dielektrischen Schicht 132 beschrieben ist.
  • Die Vorderseitenumverteilungsstruktur 160 ist als Beispiel dargestellt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der Vorderseitenumverteilungsstruktur 160 gebildet sein. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, könne oben besprochene Schritte und Prozesse ausgelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, könne oben besprochene Schritte und Prozesse wiederholt werden. Ein gewöhnlicher Fachmannversteht leicht, welche Schritte und Prozesse ausgelassen oder wiederholt würden.
  • Wenn auch das RDL-Routingdesign wie hierin beschrieben bezüglich der Vorderseitenumverteilungsstruktur 160 besprochen wird, können die Lehren des RDL-Routingprozesses auch auf die Rückseitenumverteilungsstruktur 110 angewendet werden.
  • In 22 sind Pads 162 auf einer Außenseite der Vorderseitenumverteilungsstruktur 160 ausgebildet. Die Pads 162 werden verwendet, um leitfähige Verbinder 166 (siehe 23) zu koppeln und können als „Under Bump Metallurgies“ (UBMs) 162 bezeichnet werden. In der illustrierten Ausführungsform werden die Pads 162 durch Öffnungen durch die dielektrische Schicht 156 auf die Metallisierungsstruktur 154 gebildet. Die Pads 162 können aus einem ähnlichen Material hergestellt und unter Verwendung eines ähnlichen Prozesses gebildet sein, wie die Metallisierungsstruktur 138. Beispielsweise kann eine Seed-Schicht aufgebracht werden, ein Photoresist kann auf die Seed-Schicht aufgebracht werden, ein Mehrfach-Belichtungslithographieprozess wie oben beschrieben, kann auf den Photoresist aufgebracht werden, um Öffnungen zu definieren, die die Seed-Schicht belichten, ein Plattierungsprozess kann durchgeführt werden, um ein leitfähiges Material auf die belichteten Abschnitte der Seed-Schicht aufzubringen und der Photoresist und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet ist, werden entfernt. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die Pads 162.
  • In 23 sind leitfähige Verbinder 166 auf den Pads 162 ausgebildet. Die leitfähigen Verbinder 166 können BGA-Verbinder, Lötkugeln, Metallsäulen, Controlled-Collapse-Chipverbindungs- (C4) Bumps, Mikrobumps, mit der „Electroless Nickel-Electroless Palladium-Immersion Gold“-Technik (ENEPIG) gebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder 166 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, ähnliches oder eine Kombination daraus umfassen. In einigen Ausführungsformen sind die leitfähigen Verbinder 166 durch anfängliche Bildung einer Lotschicht durch üblich verwendete Verfahren wie Verdampfung, Elektroplattierung, Drucken, Lottransfer, Kugelplatzierung oder dergleichen gebildet. Wenn eine Lotschicht auf der Struktur gebildet wurde, kann ein Reflow durchgeführt werden, um das Material in die gewünschten Bump-Formen zu formen. In einer anderen Ausführungsform sind die leitfähigen Verbinder 166 Metallsäulen (wie etwa eine Kupfersäule), die durch Sputtering, Drucken, Elektroplattierung, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen ist eine Metalldeckschicht (nicht dargestellt) auf der Oberseite der Metallsäulenverbinder 166 gebildet. Die Metalldeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination daraus enthalten und kann durch einen Plattierungsprozess gebildet sein.
  • In 24 wird eine Trägersubstratablösung durchgeführt, um das Trägersubstrat 100 von der Rückseitenumverteilungsstruktur, z. B. der dielektrischen Schicht 104, zu trennen (abzulösen). Nach einigen Ausführungsformen enthält die Ablösung die Projektion eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Freigabeschicht 102, sodass die Freigabeschicht 102 sich unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Band 190 platziert.
  • Wie ferner in 25 illustriert, sind Öffnungen durch die dielektrische Schicht 104 gebildet, um Abschnitte der Metallisierungsstruktur 106 zu belichten. Die Öffnungen können beispielsweise unter Verwendung von Laserbohren, Ätzen oder dergleichen gebildet werden.
  • In 26 wird der Vereinzelungsprozess durch Sägen 184 entlang der Markierungslinien-Regionen, z. B. zwischen den aneinander angrenzenden Regionen 600 und 602 durchgeführt. Das Sägen 184 trennt die erste Packageregion 600 von der zweiten Packageregion 602.
  • 26 illustriert ein entstehendes vereinzeltes Package 400, das aus der ersten Packageregion 600 oder der zweiten Packageregion 602 stammt. Das Package 400 kann auch als ein integriertes Fan-Out- (InFO) Package 200 bezeichnet werden.
  • 27 illustriert eine Packagestruktur 570, die das Package 400 umfasst (kann als ein erstes Package 400), ein zweites Package 500 und ein Substrat 550. Das zweite Package 500 enthält ein Substrat 502 und ein oder mehrere gestapelte Dies 508 (508A und 508B), die mit dem Substrat 502 gekoppelt sind. Das Substrat 502 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen bestehen. In einigen Ausführungsformen können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und ähnliches ebenfalls verwendet werden. Außerdem kann das Substrat 502 ein Silizium-auf-Isolator- (SOI) Substrat sein. Allgemein enthält ein SOI-Substrat eine Schicht eines Halbleitermaterials wie epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen daraus. Das Substrat 502 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern wie etwa einem glasfaserverstärkten Harzkern. Ein Beispielkernmaterial ist Glasfaserharz wie FR4. Alternativen für das Kernmaterial enthalten Bismaleimidtriazin- (BT) Harz oder alternativ andere Platinen- (PCB) Materialien oder Filme. Aufbaufilme wie Ajinomoto-Build-Up-Film (ABF) oder andere Verbundstoffe können für Substrat 502 verwendet werden.
  • Das Substrat 502 kann aktive und passive Vorrichtungen enthalten. Wie ein gewöhnlicher Fachmann erkennen wird, können eine große Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen daraus und ähnliches verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs an das Haltleiterpackage 500 zu erfüllen. Die Vorrichtungen können unter Verwendung aller geeigneten Verfahren gebildet werden.
  • Das Substrat 502 kann auch Metallisierungsschichten (nicht dargestellt) und Durchkontaktierungen 506 umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet werden und sind vorgesehen, sich mit verschiedenen Vorrichtungen zu verbinden, um funktionale Schaltungen zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem (z. B. dielektrischem Material mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten von leitfähigem Material verbinden, und können durch jeden geeigneten Prozess gebildet werden (wie etwa Abscheidung, Damascene, Dual Damascene oder dergleichen). In einigen Ausführungsformen ist das Substrat 502 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 502 kann auf einer ersten Seite das Substrat 502 Bondpads 503 zur Koppelung mit den gestapelten Dies 508 und Bondpads 504 auf einer zweiten Seite des Substrats 502 aufweisen, wobei die zweite Seite der ersten Seite des Substrats 502 gegenüberliegt, um sich mit dem leitfähigen Verbindern 514 zu koppeln. In einigen Ausführungsformen sind die Bondpads 503 und 504 durch Bildung von Ausschnitten (nicht dargestellt) in dielektrische Schichten (nicht dargestellt) auf den ersten und zweiten Seiten des Substrats 502 gebildet. Die Ausschnitte können gebildet werden, um zu ermöglichen, dass die Bondpads 503 und 504 in die dielektrischen Schichten eingebettet werden. In anderen Ausführungsformen sind die Ausschnitte ausgelassen, da die Bondpads 503 und 504 auf der dielektrischen Schicht gebildet werden können. In einigen Ausführungsformen enthalten die Bondpads 503 und 504 eine dünne Seed-Schicht (nicht dargestellt) aus Kupfer, Titan, Nickel, Gold, Palladium, Ähnlichem, oder einer Kombination daraus. Das leitfähige Material der Bondpads 503 und 504 kann über der dünnen Seed-Schicht abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, einen nichtelektrischen Plattierungsprozess, CVD, ALD, PVD, ähnliches, oder einer Kombination daraus gebildet werden. In einer Ausführungsform ist das leitfähige Material aus der Bondpads 303 und 304 Kupfer, Wolfram, Aluminium, Silber, Gold, Ähnliches, oder eine Kombination daraus.
  • In einer Ausführungsform sind die Bondpads 503 und 504 UBMs, die drei Schichten leitfähiger Materialien enthalten, wie etwa einer Schicht Titan, einer Schicht Kupfer und einer Schicht Nickel. Ein gewöhnlicher Fachmann erkennt jedoch, dass viele geeignete Anordnungen von Materialien und Schichten existieren, wie etwa eine Anordnung von Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung von Titan/Titan-Wolfram/Kupfer, oder eine Anordnung von Kupfer/Nickel/Gold, die sich für die Bildung der UBMs 503 und 504 eignen. Alle geeigneten Materialien oder Materialschichten, die für die UBMs 503 und 504 verwendet werden können, sind vollständig vorgesehen, als in den Umfang der vorliegenden Anmeldung fallend. In einigen Ausführungsformen erstrecken sich die Durchkontaktierungen 506 durch das Substrat 502 und koppeln mindestens ein Bondpad 503 mit mindestens einem Bondpad 504.
  • In der illustrierten Ausführungsform sind die gestapelten Dies 508 mit dem Substrat 502 durch Drahtverbindungen 510 gekoppelt, wenn auch andere Verbindungen wie etwa leitfähige Bumps, ebenfalls verwendet werden können. In einer Ausführungsform sind die gestapelten Dies 508 gestapelte Speicherdies. Beispielsweise können die gestapelten Speicherdies 508 Niederleistungs- (LP) Doppeldatenraten- (DDR) Speichermodule sein, wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule.
  • In einigen Ausführungsformen können die gestapelten Dies 508 und die Drahtverbindungen 510 durch ein Formmaterial 512 eingekapselt sein. Das Formmaterial 512 kann auf die gestapelten Dies 508 und die Drahtverbindungen 510 beispielsweise unter Verwendung von Formpressen geformt sein. In einigen Ausführungsformen ist das Formmaterial 512 eine Formmasse, ein Polymer, ein Epoxid, Siliziumoxidfüllstoff, etwas Ähnliches oder eine Kombination daraus. Ein Härteschritt kann durchgeführt werden, um das Formmaterial 512 zu härten, wobei das Härten eine Wärmehärtung, eine UV-Härtung, etwas ähnliches, oder eine Kombination daraus sein kann.
  • In einigen Ausführungsformen sind die gestapelten Dies 508 und die Drahtverbindungen 510 in dem Formmaterial 512 versenkt, und nach dem Härten des Formmaterials 512 wird ein Planarisierungsschritt wie etwa Schleifen durchgeführt, um überflüssige Abschnitte des Formmaterials 512 zu entfernen, und eine im Wesentlichen ebene Fläche für die zweiten Packages 500 bereitzustellen.
  • Nachdem die zweiten Packages 500 gebildet sind, werden die Packages 500 mit den ersten Packages 400 mittels leitfähiger Verbinder 514, den Bondpads 504 und der Metallisierungsstruktur 106 verbunden. In einigen Ausführungsformen können die gestapelten Speicherdies 508 durch die Drahtverbindungen 310, die Bondpads 503 und 504, die Durchkontaktierungen 506, die leitfähigen Verbinder 514 und die Durchkontaktierungen 112 mit den integrierten Schaltung-Dies 114 gekoppelt sein.
  • Die leitfähigen Verbinder 514 können den oben beschriebenen leitfähigen Verbindern 166 ähneln und die Beschreibung wird hierin nicht wiederholt, wenn auch die leitfähigen Verbinder 514 und 166 nicht gleich sein müssen. In einigen Ausführungsformen werden die leitfähigen Verbinder 514 vor dem Verbinden der leitfähigen Verbinder 514 mit einem Flussmittel (nicht dargestellt), wie etwa einem reinigungsfreien Flussmittel beschichtet. Die leitfähigen Verbinder 514 können in das Flussmittel getaucht werden, oder das Flussmittel kann mit einem Strahl auf die leitfähigen Verbinder 514 aufgetragen werden. In einer anderen Ausführungsform kann das Flussmittel auf die Oberflächen der Metallisierungsstrukturen 106 aufgetragen werden.
  • In einigen Ausführungsformen kann auf die leitfähigen Verbinder 514 ein Oxidflussmittel (nicht dargestellt) gebildet werden, bevor ein Reflow mit mindestens einem Teil des Epoxidabschnittes des Epoxidflussmittels stattfindet, das nach dem Befestigen des zweiten Packages 500 an dem ersten Package 400 zurückbleibt. Dieser verbleibende Epoxidabschnitt kann als Unterfüllung dienen, um Belastungen zu verringern und die Verbindungen zu schützen, die aus dem Reflow der leitfähigen Verbinder 514 entstehen. In einigen Ausführungsformen kann eine Unterfüllung (nicht dargestellt) zwischen dem zweiten Package 500 und dem ersten Package 400 gebildet sein und den leitfähigen Verbinder 514 umgeben. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem das zweite Package 500 angebracht wird, oder durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das zweite Package 500 angebracht wird.
  • Die Verbindung zwischen dem zweiten Package 500 und dem ersten Package 400 kann eine Lötverbindung oder eine direkte Metall-Metall-Verbindung (wie etwa eine Kupfer-Kupfer- oder eine Zinn-Zinn-Verbindung) sein. In einer Ausführungsform wird das zweite Package 500 mit dem ersten Package 400 durch einen Reflowprozess verbunden. Während dieses Reflowprozesses stehen die leitfähigen Verbinder 514 mit den Bondpads 504 und den Metallisierungsstrukturen 106 in Kontakt, um physisch und elektrisch das zweite Package 500 mit dem ersten Package 400 zu verbinden. Nach dem Verbindungsprozess kann sich eine IMC (nicht dargestellt) an der Schnittstelle der Metallisierungsstrukturen 106 und der leitfähigen Verbinder 514, und ebenfalls an der Schnittstelle zwischen den leitfähigen Verbindern 514 und den Bondpads 504 bilden.
  • Wenn auch das zweite Package 500 als an dem ersten Package 400 befestigt illustriert ist, nachdem das erste Package 400 von den anderen Packages in dem Wafer vereinzelt wurde, kann das zweite Package 500 vor der Vereinzelung in anderen Ausführungsformen an dem ersten Package 400 befestigt werden. Beispielsweise kann das zweite Package 500 an dem ersten Package 400 befestigt sein und dann kann das erste Package 400 vereinzelt werden (z. B. wie in 26 beschrieben).
  • Das Halbleiterpackage 570 umfasst die Montage der Packages 400 und 500 an einem Packagesubstrat 550. Das Package 400 an einem Packagesubstrat 550 unter Verwendung der leitfähigen Verbinder 166 montiert.
  • Das Packagesubstrat 550 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen bestehen. Alternativ können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und ähnliches ebenfalls verwendet werden. Außerdem kann das Packagesubstrat 550 ein SOI-Substrat sein. Allgemein enthält ein SOI-Substrat eine Schicht eines Halbleitermaterials wie epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI, oder Kombinationen daraus. Das Packagesubstrat 550 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern wie etwa einem glasfaserverstärkten Harzkern. Ein Beispielkernmaterial ist Glasfaserharz wie FR4. Alternativen für das Kernmaterial enthalten Bismaleimidtriazin- (BT) Harz oder alternativ andere PCB-Materialien oder Filme. Aufbaufilme wie ABF oder andere Verbundstoffe können für Packagesubstrat 550 verwendet werden.
  • Das Packagesubstrat 550 kann aktive und passive Vorrichtungen enthalten. Wie ein gewöhnlicher Fachmann erkennen wird, können eine große Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen daraus und ähnliches verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs an das Haltleiterpackage 500 zu erfüllen. Die Vorrichtungen können unter Verwendung aller geeigneten Verfahren gebildet werden.
  • Das Packagesubstrat 550 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) und Bondpads 552 über den Metallisierungsschichten und Durchkontaktierungen enthalten. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet werden und sind vorgesehen, sich mit verschiedenen Vorrichtungen zu verbinden, um funktionale Schaltungen zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem (z. B. dielektrischem Material mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten von leitfähigem Material verbinden, und können durch jeden geeigneten Prozess gebildet werden (wie etwa Abscheidung, Damascene, Dual Damascene oder dergleichen). In einigen Ausführungsformen ist das Packagesubstrat 550 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • In einigen Ausführungsformen kann ein Reflow der leitfähigen Verbinder 166 zur Befestigung des ersten Packages 400 an den Bondpads 552 erfolgen. Die leitfähigen Verbinder 166 koppeln das Packagesubstrat 550 elektrisch und/oder physisch, einschließlich der Metallisierungsschichten in dem Packagesubstrat 550, mit dem ersten Package 400.
  • Auf den leitfähigen Verbindern 166 kann ein Epoxidflussmittel (nicht dargestellt) gebildet werden, bevor ein Reflow mit mindestens einem Teil des Epoxidabschnittes des Epoxidflussmittels stattfindet, das nach dem Befestigen des ersten Packages 400 an dem Packagesubstrat 550 zurückbleibt. Dieser verbleibende Epoxidabschnitt kann als Unterfüllung dienen, um Belastungen zu verringern und die Verbindungen zu schützen, die aus dem Reflow der leitfähigen Verbinder 166 entstehen. In einigen Ausführungsformen kann eine Unterfüllung (nicht dargestellt) zwischen dem ersten Package 400 und dem Packagesubstrat 550 gebildet sein und den leitfähigen Verbinder 166 umgeben. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem das Package 400 angebracht wird, oder durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das Package 400 angebracht wird.
  • Andere Merkmale und Prozesse können ebenfalls enthalten sein. Beispielsweise können Prüfstrukturen eingeschlossen sein, um bei der Verifizierungsprüfung der 3D-Verpackung oder 3DIC-Vorrichtungen zu helfen. Die Prüfstrukturen können beispielsweise Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, das die Prüfung der 3D-Verpackung oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie auf der endgültigen Struktur durchgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies einschließt, um den Ertrag zu erhöhen und die Kosten zu senken.
  • Verschiedene Ausführungsformen verwenden einen Stitching-Lithographieprozess zum Verbinden verschiedener Strukturen, die durch verschiedene Photomaskenplatten über verschiedenen Strukturierungsregionen definiert sind. Durch Verwendung von Stitching-Lithographie ist die Feldintegrationsgröße nicht mehr durch die Belichtungsfeldgröße (z. B. die Größe jeder Photolinse) beschränkt. Beispielsweise kann die Größe einer Struktur in einer Schicht durch Stitching von verschiedenen Strukturen von Masken innerhalb verschiedener Stitching-Regionen vergrößert werden. Ferner könnte die Verwendung von Grautonstrukturen und eines Niedrig-NA-Steppers die Toleranz an der Stitching-Region erhöhen und Herstellungsmängel an der Stitching-Region verringern.
  • In einer Ausführungsform umfasst eine Vorrichtung eine Formmasse, die einen ersten integrierten Schaltung-Die und einen zweiten integrierten Schaltung-Die einkapselt; eine dielektrische Schicht über der Formmasse, dem ersten integrierten Schaltung-Die und dem zweiten integrierten Schaltung-Die; und eine Metallisierungsstruktur über der dielektrischen Schicht, die den ersten integrierten Schaltung-Die elektrisch mit dem zweiten integrierten Schaltung-Die verbindet, wobei die Metallisierungsstruktur mehrere leitfähige Leitungen umfasst und wobei jede der mehreren leitfähigen Leitungen: sich fortlaufend von einer ersten Region der Metallisierungsstruktur durch eine zweite Region der Metallisierungsstruktur zu einer dritten Region der Metallisierungsstruktur erstreckt, und einen selben Typ Herstellungsanomalie in der zweiten Region der Metallisierungsstruktur aufweist. In einer Ausführungsform erhöht sich eine Breite jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur im Vergleich mit der ersten Region der Metallisierungsstruktur und der dritten Region der Metallisierungsstruktur. In einer Ausführungsform verringert sich eine Breite jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur im Vergleich mit der ersten Region der Metallisierungsstruktur und der dritten Region der Metallisierungsstruktur. In einer Ausführungsform Sind Seitenwände jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur fehlausgerichtet. Die zweite Region der Metallisierungsstruktur ist zwischen einem ersten Ausrichtungszeichen und einem zweiten Ausrichtungszeichen angeordnet. Die Vorrichtung umfasst ferner ein drittes Ausrichtungszeichen und ein viertes Ausrichtungszeichen, wobei die Metallisierungsstruktur eine zweite Mehrzahl leitfähiger Leitungen zwischen dem dritten Ausrichtungszeichen und dem vierten Ausrichtungszeichen umfasst, und wobei eine Distanz zwischen dem ersten Ausrichtungszeichen und dem dritten Ausrichtungszeichen der Distanz zwischen dem zweiten Ausrichtungszeichen und dem vierten Ausrichtungszeichen entspricht. In einer Ausführungsform umfasst die Metallisierungsstruktur eine dritte Mehrzahl leitfähiger Leitungen zwischen dem ersten Ausrichtungszeichen und dem dritten Ausrichtungszeichen.
  • In einer Ausführungsform umfasst ein verfahren das Einkapseln eines ersten integrierten Schaltung-Dies und eines zweiten integrierten Schaltung-Dies in einer Formmasse; das Aufbringen einer Seed-Schicht über dem ersten integrierten Schaltung-Die, dem zweiten integrierten Schaltung-Die und der Formmasse; das Aufbringen eines Photoresists über der Seed-Schicht; das Durchführen eines ersten Belichtungsprozesses auf einer ersten Strukturierungsregion des Photoresist zum Definieren einer ersten belichteten Region; nach dem Durchführen des ersten Belichtungsprozesses, das Durchführen eines zweiten Belichtungsprozesses auf einer zweiten Strukturierungsregion des Photoresist zum Definieren einer zweiten belichteten Region, wobei sich die erste Strukturierungsregion und die zweite Strukturierungsregion in einer Stitching-Region überlappen; das Entwickeln des Photoresists zum Definieren einer ersten Öffnung, die sich von der ersten Strukturierungsregion durch die Stitching-Region zu der zweiten Strukturierungsregion erstreckt; das Plattieren eines leitfähigen Materials in die erste Öffnung, wobei das leitfähige Material elektrisch den ersten integrierten Schaltung-Die und den zweiten integrierten Schaltung-Die verbindet; und das Entfernen des Photoresist. In einer Ausführungsform ist eine Form der ersten belichteten Region in der Stitching-Region dreieckig. In einer Ausführungsform ist eine Form der zweiten belichteten Region in der Stitching-Region dreieckig. In einer Ausführungsform umfasst das Durchführen des ersten Belichtungsprozesses das Verringern einer Belichtungsintensität, die durch den ersten Belichtungsprozess in der Stitching-Region angewendet wird, wobei die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, in einer Richtung zu der zweiten Strukturierungsregion hin verringert wird. In einer Ausführungsform wird die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, fortlaufend in einer Richtung zu der zweiten Strukturierungsregion hin verringert. In einer Ausführungsform wird die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, in diskreten Intervallen in einer Richtung zu der zweiten Strukturierungsregion hin verringert. In einer Ausführungsform beträgt eine kumulative Belichtungsintensität, die aus dem ersten Belichtungsprozess und dem zweiten Belichtungsprozess in der gesamten Stitching-Region entsteht, nicht mehr als 120 %. In einer Ausführungsform entspricht eine Größe der ersten Strukturierungsregion einer Größe einer Photomaskenplatte, die während des ersten Belichtungsprozesses verwendet wird. In einer Ausführungsform umfasst das Durchführen des ersten Belichtungsprozesses die Verwendung eines Lithographie-Stepperwerkzeugs, das eine numerische Apertur (NA) von weniger als 0,2 aufweist. Das Verfahren umfasst ferner das Verwenden eines ersten Ausrichtungszeichens zum Ausrichten der ersten Photomaskenplatte an einer Schicht, die unter dem Photoresist liegt; und das Verwenden eines Überlagerungszeichens zum Ausrichten der zweiten Photomaskenplatte an einer Struktur, die durch die erste Photomaskenplatte definiert ist. In einer Ausführungsform überlappen sich das erste Ausrichtungszeichen und das Überlagerungszeichen.
  • In einer Ausführungsform umfasst ein Verfahren das Aufbringen eines Photoresists über einem ersten Die, einem zweiten Die und einer Formmasse, wobei die Formmasse um den ersten und zweiten Die herum angeordnet ist; das Durchführen eines ersten Belichtungsprozesses auf eine erste Strukturierungsregion des Photoresist unter Verwendung einer Photomaskenplatte; nach dem Durchführen des ersten Belichtungsprozesses, das Durchführen eines zweiten Belichtungsprozesses auf eine zweiten Strukturierungsregion des Photoresist unter Verwendung einer zweiten Photomaskenplatte, wobei sich die erste Strukturierungsregion und die zweite Strukturierungsregion in einer Stitching-Region überlappen, wobei das Durchführen des ersten Belichtungsprozesses das Platzieren einer ersten dreieckigen Öffnung der ersten Photomaskenplatte direkt über der Stitching-Region umfasst und wobei das Durchführen des zweiten Belichtungsprozesses das Platzieren einer zweiten dreieckigen Öffnung der zweiten Photomaskenplatte direkt über der Stitching-Region umfasst, Entwickeln des Photoresist zum Definieren einer dritten Öffnung in dem Photoresist, wobei sich die dritte Öffnung von der ersten Strukturierungsregion durch die Stitching-Region in die zweite Strukturierungsregion erstreckt; und Plattieren eines leitfähigen Materials in einer dritten Öffnung, wobei das leitfähige Material elektrisch den ersten Die mit dem zweiten Die verbindet. In einer Ausführungsform umfasst das Durchführen des ersten Belichtungsprozesses: Platzieren einer Seite der ersten dreieckigen Öffnung an einer ersten Kante der Stitching-Region; Platzieren eines Scheitelpunkts der ersten dreieckigen Öffnung an einer zweiten Kante der Stitching-Region; Platzieren einer Seite der zweiten dreieckigen Öffnung an der zweiten Kante der Stitching-Region; und Platzieren eines Scheitelpunkts der zweiten dreieckigen Öffnung an der ersten Kante der Stitching-Region. Das Verfahren umfasst ferner das Verwenden eines ersten Ausrichtungszeichens zum Ausrichten der ersten Photomaskenplatte an einer Schicht, die unter dem Photoresist liegt; und das Verwenden eines Überlagerungszeichens zum Ausrichten der zweiten Photomaskenplatte an einer Struktur, die durch die erste Photomaskenplatte definiert ist. In einer Ausführungsform überlappen sich das erste Ausrichtungszeichen und das Überlagerungszeichen.

Claims (16)

  1. Vorrichtung aufweisend: eine Formmasse (130), die einen ersten integrierten Schaltung-Die (114) und einen zweiten integrierten Schaltung-Die (114) einkapselt; eine dielektrische Schicht (132, 140, 148, 156) über der Formmasse (130), dem ersten integrierten Schaltung-Die (114) und dem zweiten integrierten Schaltung-Die (114); und eine Metallisierungsstruktur (138, 138A-C, 146, 154) über der dielektrischen Schicht (132, 140, 148, 156), wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) den ersten integrierten Schaltung-Die (114) mit dem zweiten integrierten Schaltung-Die (114) elektrisch verbindet, wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) mehrere leitfähige Leitungen aufweist, und wobei jede der mehreren leitfähigen Leitungen: - sich fortlaufend von einer ersten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) durch eine zweite Region der Metallisierungsstruktur (138, 138A-C, 146, 154) zu einer dritten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) erstreckt; und - eine gleiche Art von Herstellungsanomalie in der zweiten Region der Metallisierungsstruktur (138, 138A-C, 146,154) aufweist, wobei die zweite Region der Metallisierungsstruktur (138, 138A-C, 146, 154) zwischen einem ersten Ausrichtungszeichen (302, 304) und einem zweiten Ausrichtungszeichen (302, 304) angeordnet ist, ferner umfassend ein drittes Ausrichtungszeichen (302, 304) und ein viertes Ausrichtungszeichen (302, 304), wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) eine zweite Mehrzahl leitfähiger Leitungen zwischen dem dritten Ausrichtungszeichen (302, 304) und dem vierten Ausrichtungszeichen (302, 304) aufweist, und wobei eine Distanz zwischen dem ersten Ausrichtungszeichen (302, 304) und dem dritten Ausrichtungszeichen (302, 304) der Distanz zwischen dem zweiten Ausrichtungszeichen (302, 304) und dem vierten Ausrichtungszeichen (302, 304) entspricht.
  2. Vorrichtung nach Anspruch 1, wobei eine Breite jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) im Vergleich mit der ersten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) und der dritten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) sich vergrößert.
  3. Vorrichtung nach Anspruch 1, wobei eine Breite jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) im Vergleich mit der ersten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) und der dritten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) sich verringert.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei Seitenwände jeder der mehreren leitfähigen Leitungen in der zweiten Region der Metallisierungsstruktur (138, 138A-C, 146, 154) fehlausgerichtet sind.
  5. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei die Metallisierungsstruktur (138, 138A-C, 146, 154) eine dritte Mehrzahl leitfähiger Leitungen zwischen dem ersten Ausrichtungszeichen (302, 304) und dem dritten Ausrichtungszeichen (302, 304) aufweist.
  6. Verfahren, umfassend: Einkapseln eines ersten integrierten Schaltung-Dies (114) und eines zweiten integrierten Schaltung-Dies (114) in einer Formmasse (130); Aufbringen einer Seed-Schicht (133) über dem ersten integrierten Schaltung-Die (114), dem zweiten integrierten Schaltung-Die (114) und der Formmasse (130); Aufbringen eines Photoresists (204) über der Seed-Schicht (133); Durchführen eines ersten Belichtungsprozesses auf einer ersten Strukturierungsregion (200A) des Photoresists (204) zum Definieren einer ersten belichteten Region; nach dem Durchführen des ersten Belichtungsprozesses, Durchführen eines zweiten Belichtungsprozesses auf einer zweiten Strukturierungsregion (200B) des Photoresists (204) zum Definieren einer zweiten belichteten Region, wobei sich die erste Strukturierungsregion (200A) und die zweite Strukturierungsregion (200B) in einer Stitching-Region (200C, 200E, 200G, 200H) überlappen; Entwickeln des Photoresists (204) zum Definieren einer ersten Öffnung, die sich von der ersten Strukturierungsregion (200A) durch die Stitching-Region (200C, 200E, 200G, 200H) bis zu der zweiten Strukturierungsregion (200B) erstreckt; Plattieren eines leitfähigen Materials in der ersten Öffnung, wobei das leitfähige Material den ersten integrierten Schaltung-Die (114) und den zweiten integrierten Schaltung-Die (114) elektrisch verbindet; und Entfernen des Photoresists (204); ferner umfassend: Verwenden eines ersten Ausrichtungszeichens (302) zum Ausrichten einer ersten Photomaskenplatte (202A, 206A) für den ersten Belichtungsprozess an einer Schicht (132, 140,148,156), die unter dem Photoresist (204) liegt; und Verwenden eines Überlagerungszeichens (304) zum Ausrichten einer zweiten Photomaskenplatte (202B, 206B) für den zweiten Belichtungsprozess an einer Struktur, die durch die erste Photomaskenplatte (202A, 206A) definiert ist, wobei sich das erste Ausrichtungszeichen (302) und das Überlagerungszeichen (304) überlappen.
  7. Verfahren nach Anspruch 6, wobei eine Form der ersten belichteten Region in der Stitching-Region (200C, 200E, 200G, 200H) dreieckig ist.
  8. Verfahren nach Anspruch 6 oder 7, wobei eine Form der zweiten belichteten Region in der Stitching-Region (200C, 200E, 200G, 200H) dreieckig ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche 6 bis 8, wobei das Durchführen des ersten Belichtungsprozesses das Verringern einer Belichtungsintensität umfasst, die durch den ersten Belichtungsprozess in der Stitching-Region (200C, 200E, 200G, 200H) angewendet wird, wobei die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, in einer Richtung hin zu der zweiten Strukturierungsregion (200B) verringert wird.
  10. Verfahren nach Anspruch 9, wobei die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, fortlaufend in einer Richtung zu der zweiten Strukturierungsregion (200B) hin verringert wird.
  11. Verfahren nach Anspruch 9, wobei die Belichtungsintensität, die durch den ersten Belichtungsprozess angewendet wird, in diskreten Intervallen in einer Richtung hin zu der zweiten Strukturierungsregion (200B) verringert wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, wobei eine kumulative Belichtungsintensität, die aus dem ersten Belichtungsprozess und dem zweiten Belichtungsprozess in der gesamten Stitching-Region (200C) entsteht, nicht mehr als 120 % der kumulativen Belichtungsintensität außerhalb der Stitching-Region (200C) beträgt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei eine Größe der ersten Strukturierungsregion (200A) einer Größe einer Photomaskenplatte (202A, 206A) entspricht, die während des ersten Belichtungsprozesses verwendet wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei das Durchführen des ersten Belichtungsprozesses das Verwenden eines Lithographie-Stepperwerkzeugs umfasst, das eine numerische Apertur, NA, von weniger als 0,2 aufweist.
  15. Verfahren, umfassend: Aufbringen eines Photoresists (204) über einem ersten Die (114), einem zweiten Die (114) und einer Formmasse (130), wobei die Formmasse (130) um den ersten Die (114) und den zweiten Die (114) herum angeordnet ist; Durchführen eines ersten Belichtungsprozesses auf einer ersten Strukturierungsregion (200A) des Photoresists (204) unter Verwendung einer ersten Photomaskenplatte (202A, 206A); nach dem Durchführen des ersten Belichtungsprozesses, Durchführen eines zweiten Belichtungsprozesses auf einer zweiten Strukturierungsregion (200B) des Photoresists (204) unter Verwendung einer zweiten Photomaskenplatte (202B, 206B), wobei sich die erste Strukturierungsregion (200A) und die zweite Strukturierungsregion (200B) in einer Stitching-Region (200C, 200E, 200G, 200H) überlappen, wobei das Durchführen des ersten Belichtungsprozesses das Platzieren einer ersten dreieckigen Öffnung der ersten Photomaskenplatte (202A, 206A) direkt über der Stitching-Region (200C, 200E, 200G, 200H) umfasst, und wobei das Durchführen des zweiten Belichtungsprozesses das Platzieren einer zweiten dreieckigen Öffnung der zweiten Photomaskenplatte (202B, 206B) direkt über der Stitching-Region (200C, 200E, 200G, 200H) umfasst, Entwickeln des Photoresists (204) zum Definieren einer dritten Öffnung in dem Photoresist (204), wobei sich die dritte Öffnung von der ersten Strukturierungsregion (200A) durch die Stitching-Region (200C, 200E, 200G, 200H) in die zweite Strukturierungsregion (200B) erstreckt; und Plattieren eines leitfähigen Materials in der dritten Öffnung, wobei das leitfähige Material elektrisch den ersten Die (114) mit dem zweiten Die (114) verbindet, ferner umfassend: Verwenden eines ersten Ausrichtungszeichens (302) zum Ausrichten der ersten Photomaskenplatte (202A, 206A) an einer Schicht (132, 140, 148, 156), die unter dem Photoresist (204) liegt; und Verwenden eines Überlagerungszeichens (304) zum Ausrichten der zweiten Photomaskenplatte (202B, 206B) an einer Struktur, die durch die erste Photomaskenplatte (202A, 206A) definiert ist, wobei sich das erste Ausrichtungszeichen (302) und das Überlagerungszeichen (304) überlappen.
  16. Verfahren nach Anspruch 15, wobei das Durchführen des ersten Belichtungsprozesses umfasst: Platzieren einer Seite der ersten dreieckigen Öffnung an einer ersten Kante der Stitching-Region (200C, 200E, 200G, 200H); Platzieren eines Scheitelpunkts der ersten dreieckigen Öffnung an einer zweiten Kante der Stitching-Region (200C, 200E, 200G, 200H); Platzieren einer Seite der zweiten dreieckigen Öffnung an der zweiten Kante der Stitching-Region (200C, 200E, 200G, 200H); und Platzieren eines Scheitelpunkts der zweiten dreieckigen Öffnung an der ersten Kante der Stitching-Region (200C, 200E, 200G, 200H).
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170213798A1 (en) 2016-01-26 2017-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Forming large chips through stitching
US9773753B1 (en) 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
DE102017102534A1 (de) 2016-10-31 2018-05-03 Taiwan Semiconductor Manufacturing Co. Ltd. Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
DE102017105402A1 (de) 2017-03-14 2018-09-20 Infineon Technologies Ag Retikel und belichtungsverfahren, das eine projektion eines retikelmusters in benachbarte belichtungsfelder einschliesst

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6778275B2 (en) * 2002-02-20 2004-08-17 Micron Technology, Inc. Aberration mark and method for estimating overlay error and optical aberrations
US7244665B2 (en) * 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8058221B2 (en) * 2010-04-06 2011-11-15 Samsung Electronics Co., Ltd. Composition for removing a photoresist and method of manufacturing semiconductor device using the composition
TWI533369B (zh) * 2012-05-30 2016-05-11 聯華電子股份有限公司 半導體元件的製作方法
US10466593B2 (en) * 2015-07-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of patterning a semiconductor device
US10090259B2 (en) * 2015-12-26 2018-10-02 Intel Corporation Non-rectangular electronic device components

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170213798A1 (en) 2016-01-26 2017-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Forming large chips through stitching
DE102017102534A1 (de) 2016-10-31 2018-05-03 Taiwan Semiconductor Manufacturing Co. Ltd. Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
US9773753B1 (en) 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
DE102017105402A1 (de) 2017-03-14 2018-09-20 Infineon Technologies Ag Retikel und belichtungsverfahren, das eine projektion eines retikelmusters in benachbarte belichtungsfelder einschliesst

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