CN113257782B - 半导体封装结构及封装方法 - Google Patents

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Abstract

一种半导体封装结构及封装方法。该半导体封装结构包括：转接板，包括多个金属层和至少一个第一线道，其中，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；第一管芯和第二管芯，位于所述转接板上，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道，所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道被配置为通过所述至少一个第一线道对应连接。该半导体封装结构通过转接板中的至少两个相邻的金属层实现第一线道；通过该第一线道可以实现两个管芯之间的高速信号互连，有助于实现更高的带宽和更高的性能。

Description

半导体封装结构及封装方法
技术领域
本公开的实施例涉及一种半导体封装结构及封装方法。
背景技术
封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断提高，封装厚度不断减小，三维（包括2.5D/3D）封装、系统封装等手段不断演进。随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。
发明内容
本公开至少一些实施例提供一种半导体封装结构，该半导体封装结构包括：转接板，包括多个金属层和至少一个第一线道，其中，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；第一管芯和第二管芯，位于所述转接板上，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道，所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道被配置为通过所述至少一个第一线道对应连接。
例如，在本公开一些实施例提供的半导体封装结构中，所述多个金属层中的除所述至少两个相邻的金属层之外的金属层位于所述至少两个相邻的金属层的远离所述第一管芯和所述第二管芯的一侧。
例如，在本公开一些实施例提供的半导体封装结构中，所述至少一个第一通道和所述至少一个第二通道均为高速通道，所述至少一个第一线道和所述高速通道均被配置为传输高速信号，所述高速信号的数据传输速率大于或等于5Gbps。
例如，在本公开一些实施例提供的半导体封装结构中，所述至少一个第一线道包括多条第一信号线，所述多条第一信号线在所述转接板所在平面内均匀排布，所述至少一个第一通道与所述至少一个第二通道被配置为通过所述多条第一信号线对应连接。
例如，在本公开一些实施例提供的半导体封装结构中，所述转接板包括多个第一信号凸块和多个第二信号凸块，所述至少一个第一通道通过所述多个第一信号凸块与所述多条第一信号线的第一端连接，所述至少一个第二通道通过所述多个第二信号凸块与所述多条第一信号线的第二端连接，所述多个第一信号凸块的布局和所述多个第二信号凸块的布局相同。
例如，在本公开一些实施例提供的半导体封装结构中，所述至少一个第一线道还包括多条屏蔽线，所述多条第一信号线间插于所述多条屏蔽线中，所述多条屏蔽线和所述多条第一信号线均匀排布且交替排列。
例如，在本公开一些实施例提供的半导体封装结构中，在所述至少一个第一线道中，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，所述第一信号线的宽度为W1，所述屏蔽线的宽度为W2，P =1/2*W1+S+1/2*W2，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。
例如，在本公开一些实施例提供的半导体封装结构中，所述至少一个第一线道包括多个第一线道，所述至少一个第一通道包括多个第一通道，所述至少一个第二通道包括多个第二通道，所述多个第一通道与所述多个第二通道被配置为通过所述多个第一线道一一对应连接。
例如，在本公开一些实施例提供的半导体封装结构中，所述多个第一线道中的每个第一线道包括多条第一信号线，所述多条第一信号线在所述转接板所在平面内均匀排布，所述多个第一通道中的一个第一通道与所述多个第二通道中的一个第二通道被配置为通过对应的一个第一线道中的所述多条第一信号线对应连接。
例如，在本公开一些实施例提供的半导体封装结构中，所述一个第一通道通过所述转接板上的多个第一信号凸块与所述多条第一信号线的第一端连接，所述一个第二通道通过所述转接板上的多个第二信号凸块与所述多条第一信号线的第二端连接，所述多个第一信号凸块的布局和所述多个第二信号凸块的布局相同。
例如，在本公开一些实施例提供的半导体封装结构中，不同的第一线道的布局均相同，不同的第一线道对应的多个第一信号凸块的布局均相同，不同的第一线道对应的多个第二信号凸块的布局均相同。
例如，在本公开一些实施例提供的半导体封装结构中，所述转接板还包括与所述多个第一线道同层设置的第二线道，所述第二线道位于所述多个第一线道中的任意一个第一线道的一侧。。
例如，在本公开一些实施例提供的半导体封装结构中，所述至少两个相邻的金属层包括第一金属层和第二金属层，所述多条第一信号线中的每条第一信号线包括位于所述第一金属层中的第一子走线、位于所述第二金属层的第二子走线、以及位于所述第一子走线和所述第二子走线之间的连接部，所述连接部被配置为电连接所述第一子走线和所述第二子走线。
例如，在本公开一些实施例提供的半导体封装结构中，所述第一子走线在所述转接板所在平面上的正投影与所述第二子走线在所述转接板所在平面上的正投影相互重叠。
例如，在本公开一些实施例提供的半导体封装结构中，所述连接部在所述转接板所在平面上的正投影与所述第一子走线在所述转接板所在平面上的正投影相互重叠。
例如，在本公开一些实施例提供的半导体封装结构中，所述连接部包括第一子连接部和第二子连接部；所述第一子连接部位于所述第一子走线的第一端和所述第二子走线的第一端之间，且被配置为电连接所述第一子走线的第一端和所述第二子走线的第一端；所述第二子连接部位于所述第一子走线的第二端和所述第二子走线的第二端之间，且被配置为电连接所述第一子走线的第二端和所述第二子走线的第二端。
例如，在本公开一些实施例提供的半导体封装结构中，所述第一子连接部和所述第二子连接部在所述转接板所在平面上的正投影与所述第一子走线在所述转接板所在平面上的正投影部分交叠，所述第一子连接部和所述第二子连接部在所述转接板所在平面上的正投影的面积小于所述第一子走线在所述转接板所在平面上的正投影的面积。
例如，在本公开一些实施例提供的半导体封装结构中，所述转接板还包括第三线道，所述第三线道由所述多个金属层中的除所述至少两个相邻的金属层之外的金属层形成，所述第三线道被配置为传输低速信号，所述低速信号的数据传输速率小于5Gbps。
本公开至少一些实施例还提供一种封装方法，包括：获取转接板，其中，所述转接板包括多个金属层和至少一个第一线道，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；获取第一管芯和第二管芯，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道；将所述第一管芯和所述第二管芯设置于所述转接板上，使得所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道通过所述至少一个第一线道对应连接。
例如，在本公开一些实施例提供的封装方法中，所述至少一个第一通道和所述至少一个第二通道均为高速通道，所述高速通道被配置为传输高速信号，所述高速信号的数据传输速率大于或等于5Gbps。
例如，在本公开一些实施例提供的封装方法中，所述至少一个第一线道包括多条第一信号线和多条屏蔽线，所述多条第一信号线间插于所述多条屏蔽线中，所述多条屏蔽线和所述多条第一信号线均匀排布且交替排列；在所述至少一个第一线道中，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，所述第一信号线的宽度为W1，所述屏蔽线的宽度为W2，P =1/2*W1+S+1/2*W2，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。
例如，在本公开一些实施例提供的封装方法中，所述转接板包括多个第一线道以及与所述多个第一线道同层设置的第二线道，所述第二线道位于所述多个第一线道中的任意一个第一线道的一侧。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种管芯连接方式的示意图；
图1B为另一种管芯连接方式的示意图；
图2为一种半导体封装结构的局部截面示意图；
图3为本公开一些实施例提供的一种半导体封装结构的局部截面示意图；
图4为本公开一些实施例提供的一种转接板的局部截面结构示意图；
图5为本公开一些实施例提供的一种转接板的局部平面结构示意图；
图6为本公开一些实施例提供的一种第一信号凸块、第二信号凸块和第一线道的布局示意图；
图7为本公开一些实施例提供的一种第一信号凸块、第二信号凸块、第一线道和第二线道的布局示意图；
图8为一种常规的第一信号凸块、第二信号凸块、第一线道和第二线道的布局示意图；
图9A为一种常规半导体封装结构的插入损耗曲线图；
图9B为本公开一些实施例提供的一种半导体封装结构的插入损耗曲线图；
图10A为一种常规半导体封装结构的眼图；
图10B为为本公开一些实施例提供的一种半导体封装结构的眼图；
图11A为本公开一些实施例提供的一种第一线道的局部截面结构示意图；
图11B为本公开一些实施例提供的一种第一信号线的截面结构示意图；
图11C为本公开一些实施例提供的另一种第一信号线的截面结构示意图；
图11D为本公开一些实施例提供的又一种第一信号线的截面结构示意图；以及
图12为本公开一些实施例提供的一种封装方法的流程图。
具体实施方式
为了使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
随着半导体行业的不断发展，新产品需要以相近的成本和功耗预算，在同一个系统级芯片（System-on-a-Chip，SoC，也称为“片上系统”）上支持更多功能。随着MOSFET 晶体管的不断小型化，最小间距已从 10 微米缩小至如今的 5 纳米及以下，在经济和技术上为Soc提供了可行性，使得更大、更强的SoC能够将所有必要功能集成到同一管芯（Die）中。然而，由于先进的 FinFET 工艺（包括 7 纳米及以下工艺）中的掩模制造成本较高导致此类SoC的设计成本也变得越来越高。此外，这些用于超大规模数据中心、人工智能（ArtificialIntelligence，AI）和网络应用的SoC的尺寸太大，致使制造中的良率降至非常低的水平，也影响了SoC的可行性以及可靠性。
业界通过将 SoC 拆分为多个管芯并将该多个管芯封装到同一个多芯片模块（Multi-Chip-Module，MCM）中，以应对这些挑战。
图1A示出了一种基于管芯分拆（Die Disaggregation）的管芯连接方式。例如，可以将管芯拆分为多个同质管芯（Homogenous Dies，如图1A中的D01和D02所示），各同质管芯之间以管芯到管芯（Die to Die，Die2Die，简记为D2D）的连接方式将对应的通道C1相互连接，进而封装到同一个多芯片模块中。例如，各同质管芯的功能相同，且单个同质管芯具有更小的尺寸，从而，在实现原管芯功能的同时，可以提高制造良率并提供更大的产品灵活性。例如，在一些示例中，图1A所示的管芯D01和D02可以为AI芯片等，本公开包括但不限于此。例如，AI芯片可以包括图像处理单元（Image Processing Unit，IPU）、双倍速率同步动态随机存储器（Double Data Rate Synchronous Dynamic Random Access Memory，DDRSDRAM）或高带宽存储器（High Bandwidth Memory，HBM）、静态随机存取存储器（StaticRandom Access Memory，SRAM）和高速串行计算机扩展总线标准（Peripheral ComponentInterconnect Express，PCIe）接口等（图1A中未示出）。需要说明的是，本公开对此不作限制。
图1B示出了一种基于封装集成（Package Integration）的管芯连接方式。例如，在同一个多芯片模块中，可以封装集成多个异构管芯（Heterogenous Dies，如图1B中的D03和D04所示），各异构管芯之间以D2D的连接方式将对应的通道C2相互连接。例如，各异构管芯的功能互不相同，从而，在集成多种功能的同时，可以降低制造成本并提高产品灵活性。例如，在一些示例中，图1B所示的管芯D03和D04可以分别为中央处理器（Central ProcessingUnit，CPU）芯片和5G射频（5G RF）芯片等，本公开包括但不限于此。例如，CPU芯片可以包括处理单元、双倍速率同步动态随机存储器（Double Data Rate Synchronous DynamicRandom Access Memory，DDR SDRAM）或高带宽存储器（High Bandwidth Memory，HBM）、以太网（Ethernet）接口和高速串行计算机扩展总线标准（peripheral componentinterconnect express，PCIe）接口等（图1B中未示出）；例如，5G射频芯片可以包括基带处理器（Baseband Processor，BB Processor）、模数转换器（Analog-to-Digital Converter，ADC）、数模转换器（Digital-to-Analog Convertor，DAC）和多输入多输出射频（MIMO RF）模块等（图1B中未示出）。需要说明的是，本公开对此不作限制。
在实际应用中，可以将各种芯片制造到最大尺寸（芯片性能受到最大面积的限制），然后将这些芯片通过外部点对点连接（如PCIE或NVLINK）的方式相互连接，以实现高性能。然而，这种类型的连接方式通常耗电量大且面积利用率低。
另外，对于一种高带宽存储器HBM2e，在使用D2D的连接方式进行管芯连接时，可以使用转接板（interposer）；在此情况下，其数据传输速率可以达到3.2Gbps。但是，对于高速信号而言，该数据传输速率仍然相对较低；同时，这种类型的连接方式通常是通过增大走线的宽度和面积来提高带宽。
图2示出了一种晶圆级封装（Chip-on-Wafer-on-Substrate，CoWoS）的半导体封装结构的局部截面。如图2所示，该半导体封装结构包括转接板10、位于转接板10上的管芯20和管芯30，各管芯通过凸块B01与转接板10内的金属走线11连接，进一步地，各管芯之间通过位于转接板10内的金属走线11连接。例如，该转接板10可以为硅转接板。转接板10通过位于其内的硅通孔（Through Silicon Via，TSV，图2中未示出）以及位于其上的凸块B02连接到基板40，基板40的远离转接板10的一侧形成有焊球B03。例如，管芯20可以为各种常见的芯片，管芯30可以为高带宽存储器等。例如，凸块B01可以为微凸块（micro bump）；凸块B02可以为C4凸块（C4 bump），其中，C4凸块为采用覆晶反扣焊法（“Controlled CollapsedChip Connection”，简称C4法）形成的凸块；焊球B03可以形成球栅阵列（Ball Grid Array，BGA）。在图2的半导体封装结构中，既可以实现同质管芯之间的D2D连接（例如，管芯20之间的连接），又可以实现异构管芯之间的D2D连接（例如，管芯20和管芯30之间的连接）。另外，由于转接板是无源被动元件，通孔并没有打在管芯上，所以图2的封装方式可以称为2.5D封装。
例如，转接板10中通常包括多个金属层，每个金属层包括多个线道，每个线道包括多条金属走线11。一个管芯的某一通道可以通过一个线道与另一个管芯的某一通道对应连接。在实际应用中，在进行D2D的连接绕线设计时，对于传输高速信号和低速信号的线道往往不作严格区分，导致难以实现高带宽；或者，仅通过增大传输高速信号的金属走线的宽度和面积来提高带宽，但由于制造/封装限制，这种方法提高带宽的作用也很有限。
本公开至少一些实施例提供一种半导体封装结构，该半导体封装结构包括：转接板，包括多个金属层和至少一个第一线道，其中，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；第一管芯和第二管芯，位于所述转接板上，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道，所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道被配置为通过所述至少一个第一线道对应连接。
本公开的一些实施例还提供对应于上述半导体封装结构的封装方法。
本公开的实施例提供的半导体封装结构，通过转接板中的至少两个相邻的金属层实现第一线道；通过该第一线道可以实现两个管芯之间的高速信号互连，有助于实现更高的带宽和更高的性能。
下面结合附图对本公开的几个实施例进行详细说明。需要说明的是，为了保持本公开实施例的说明的清楚和简要，可省略已知功能和已知部（元）件的详细说明。当本公开实施例的任一部（元）件在一个以上的附图中出现时，该部（元）件在每个附图中由相同或类似的参考标号表示。
图3为本公开一些实施例提供的一种半导体封装结构的局部截面示意图，图4为本公开一些实施例提供的一种转接板的局部截面结构示意图，图5为本公开一些实施例提供的一种转接板的局部平面结构示意图，图6为本公开一些实施例提供的一种第一通道、第二通道和第一线道的对应连接关系示意图，图7为本公开一些实施例提供的另一种第一通道、第二通道和第一线道的对应连接关系示意图。
例如，如图3所示，该半导体封装结构包括转接板100以及位于转接板100上的第一管芯201和第二管芯202，第一管芯201和第二管芯202之间通过位于转接板100内的金属走线110连接，以实现第一管芯和第二管芯的并排互连。例如，第一管芯201和第二管芯202可以为同质管芯；又例如，第一管芯201和第二管芯202可以为异构管芯。需要说明的是，本公开的实施例对第一管芯201和第二管芯202的种类不作限制，二者可以为任意合适类型的管芯。
例如，如图4所示，转接板100可以为硅（Si）转接板，其包括多个金属层（如图4中的灰色矩形M1-M5所示）。示例性地，图4示出了转接板100包括5个金属层M1-M5，但不应视作对本公开的实施例的限制。例如，在本公开的实施例中，转接板100可以包括3个或3个以上的金属层。例如，如图4所示，不同的金属层之间可以通过过孔（如图4中的过孔V1-V4所示）进行电连接，上述过孔位于金属层之间的绝缘层中。例如，如图4所示，转接板100中还可以包括凸块B1以及位于凸块B1和金属层之间的再分布层AP，再分布层AP与凸块B1耦接，凸块B1经由再分布层AP与转接板100中的金属走线110电连接，从而有利于优化转接板100中的金属走线110的布局。
例如，如图3和图4所示，第一管芯201可以通过多个凸块B1（如图4中位于转接板100左半部分的矩形所示）与转接板100连接，第二管芯202也可以通过多个凸块B1（如位于图4所示的转接板100的右半部分中的矩形所示）与转接板100连接，进而第一管芯201和第二管芯202可以通过连接对应凸块B1的多条金属走线110实现并排互连。
例如，如图4所示，转接板100可以为硅转接板，本公开的实施例包括但不限于此。例如，如图3和图4所示，转接板100包括位于其内的硅通孔（Through Silicon Via）TSV，转接板100的远离第一管芯201和第二管芯202的一侧形成有凸块B2。例如，如图3和图4所示，半导体封装结构还包括基板300，转接板100通过硅通孔TSV以及凸块B2与基板300连接。例如，如图3和图4所示，基板300的远离转接板100的一侧形成有焊球B3。
例如，凸块B1可以为微凸块（micro bump），本公开的实施例包括但不限于此。例如，凸块B2可以为C4凸块，本公开的实施例包括但不限于此。例如，焊球B3可以形成球栅阵列（Ball Grid Array，BGA），本公开的实施例包括但不限于此。
例如，如图5所示，转接板100中包括至少一个第一线道RC。例如，第一管芯201包括至少一个第一通道，第二管芯202包括至少一个第二通道，第一管芯201中的该至少一个第一通道与第二管芯202中的该至少一个第二通道被配置为通过转接板100中的至少一个第一线道RC对应连接。应当理解的是，在本公开的实施例中，第一通道的数量、第二通道的数量和第一线道RC的数量均相等。
例如，如图6所示，第一线道包括沿第二方向Y延伸的多条第一信号线（如图6中的灰色实线所示），该多条第一信号线在第一方向X上均匀排布。例如，如图6所示，第一通道对应于多个第一信号凸块BP1（如图6上半部分中的八边形所示），第二通道对应于多个第二信号凸块BP2（如图6下半部分中的八边形所示）；第一通道通过多个第一信号凸块BP1与第一线道中的多条第一信号线的一端（例如，第一端）对应连接，第二通道通过多个第二信号凸块BP2与第一线道中的多条第一信号线的另一端（例如，第二端）对应连接，从而可以实现第一通道和第二通道的互连。应当理解的是，在本公开的实施例中，第一通道对应的第一信号凸块BP1的数量、第二通道对应的第二信号凸块BP2的数量和第一线道RC中的第一信号线的数量均相等。需要说明的是，第一信号线属于金属走线110，第一信号凸块BP1和第二信号凸块BP2属于凸块B1。
例如，在本公开的实施例中，第一通道和第二通道均为用于传输高速信号的高速通道，第一线道为用于传输高速信号的线道（routing channel），第一信号线为用于传输高速信号的金属走线。例如，在本公开的实施例中，高速信号是指数据传输速率大于或等于5Gbps的信号，相应地，低速信号是指数据传输速率小于5Gbps的信号。
例如，如图6所示，第一线道还包括沿第二方向Y延伸的多条屏蔽线（如图6中的黑色实线所示），该多条屏蔽线在第一方向X上均匀排布。例如，如图6所示，该多条第一信号线间插于该多条屏蔽线中，且该多条屏蔽线与该多条第一信号线在第一方向X上交替排列。应当理解的是，在第一线道中，屏蔽线的数量通常比第一信号线的数量大1。屏蔽线可以对第一信号线起屏蔽作用，从而有利于保持信号完整性（Signal integrity，SI）和降低误码率（Bit Error Rate，BER）等。
例如，如图6所示，在每个第一线道中，该多条第一信号线和该多条屏蔽线在第一方向X上均匀排布。在第一方向X上，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，第一信号线的宽度为W1，屏蔽线的宽度为W2，则P =1/2*W1+S+1/2*W2。例如，一些示例中，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。例如，在本公开的实施例中，上述P、S、W1、W2数值的设置有助于改善插入损耗（Insertion Loss，IL）和回波损耗（Return Loss，RL）。需要说明的是，本公开的实施例包括但不限于此，例如，P、S、W1、W2的数值均可以根据实际需要进行设置。
例如，如图6所示，在第二方向Y上，屏蔽线的长度可以大于第一信号线的长度。
例如，如图6所示，第一通道对应的第一信号凸块BP1的布局可以与第二通道对应的第二信号凸块BP2的布局相同。需要说明的是，在本公开的实施例中，“布局相同”可以指相应结构或部件的数量、形状、尺寸、排布顺序、相对位置、间距等均相同。另外，在本公开的实施例中，“相同”包括严格相同和大致相同，其中，大致相同指两者之间的差值与其中之一的比值不大于例如5%。还需要说明的是，图6所示的第一信号凸块BP1、第二信号凸块BP2、第一信号线、屏蔽线等的布局（例如，数量、形状、尺寸、排布顺序、相对位置、间距等）均是示意性的，本公开的实施例包括但不限于此。同样地，图7中的布局也是示意性的，以下不再重复赘述。
例如，在一些实施例中，如图3和图7所示，转接板100可以包括多个第一线道，相应地，第一管芯201可以包括多个第一通道，第二管芯202可以包括多个第二通道，该多个第一通道与该多个第二通道被配置为通过该多个第一线道一一对应连接。也就是说，每个第一通道与通过一个第一线道与对应的一个第二通道连接。
例如，如图7所示，每个第一线道包括沿第二方向Y延伸的多条（图7中，4条）第一信号线（如图7中的灰色实线所示），该多条第一信号线在第一方向X上均匀排布。例如，如图7所示，每个第一通道对应于多个（图7中，4个）第一信号凸块BP1（如图7上半部分中的八边形所示），每个第二通道对应于多个（图7中，4个）第二信号凸块BP2（如图7下半部分中的八边形所示）；第一通道通过多个第一信号凸块BP1与第一线道中的多条第一信号线的一端（例如，第一端）对应连接，第二通道通过多个第二信号凸块BP2与第一线道中的多条第一信号线的另一端（例如，第二端）对应连接，从而可以实现第一通道和第二通道的互连。
例如，如图7所示，每个第一线道还包括沿第二方向Y延伸的多条（图7中，5条）屏蔽线（如7中的黑色细实线所示），该多条屏蔽线在第一方向X上均匀排布。例如，图7中的屏蔽线的布局和作用等可以参考图6的相关描述，在此不再重复赘述。
例如，如图7所示，与任一个第一线道连接的多个第一信号凸块BP1的布局和与该任一个第一线道连接的多个第二信号凸块BP2的布局相同。例如，如图7所示，不同的第一线道的布局均相同，不同的第一线道对应的多个第一信号凸块BP1的布局均相同，不同的第一线道对应的多个第二信号凸块BP2的布局均相同。
例如，在一些示例中，如图7所示，各第一线道具有相同的线道宽度R1；同时，各第一线道对应的多个第一信号凸块BP1在第一方向上的最小间距为R3，各第一线道对应的多个第二信号凸块BP2在第一方向上的最小间距为R3，也即二者是统一的。
例如，如图7所示，转接板100还可以包括与多个第一线道同层设置的第二线道TC，第二线道TC位于任意一个第一线道的一侧。例如，在一些示例中，如图7所示，第二线道TC可以位于相邻的两个第一线道之间；又例如，在一些示例中，如图7所示，该多个第一线道对称分布于第二线道TC的两侧；需要说明的是，本公开的实施例包括但不限于此。例如，如图7所示，第二线道TC包括至少一条第二信号线（如图7中的黑色粗实线所示），该至少一条第二信号线被配置为向第一管芯201和第二管芯202至少之一提供信号。示例性地，如图7所示，两条第二信号线通过第三信号凸块BP3（属于凸块B1）与第二管芯202连接，且被配置为向第二管芯202提供信号。例如，在一些示例中，第二信号线用于提供参考时钟信号；需要说明的是，本公开的实施例包括但不限于此。
例如，如图7所示，第二线道TC还包括分别位于该至少一条第二信号线两侧的两条屏蔽线（如7中的黑色细实线所示），这两条屏蔽线可以对该至少一条第二信号线起屏蔽作用。
图8为一种常规的第一信号凸块、第二信号凸块、第一线道和第二线道的布局示意图。图8所示的常规示例与图7所示的实施例的不同之处主要在于：第二线道TC与某一第一线道合并以形成一个较宽的线道（记为“第三线道”，如图8中的线道宽度为R2的线道所示），虽然减少了一条屏蔽线，但是也导致了各线道的线道宽度不统一。例如，如图8所示，第一线道的线道宽度为R1，第三线道的线道宽度为R2，R2大于R1，也即，不同线道的线道宽度不统一；相应地，第一线道对应的多个第一信号凸块BP1在第一方向上的最小间距为R3，第一线道对应的多个第二信号凸块BP2在第一方向上的最小间距为R3，第三线道对应的多个第一信号凸块BP1在第一方向上的最小间距为R4，第三线道对应的多个第二信号凸块BP2在第一方向上的最小间距为R4，也即，不同线道对应的信号凸块在第一方向上的最小间距也不统一。从而，图8的常规示例不利于转接板100中的金属走线的布局优化。也就是说，图7所示的实施例实现了转接板100中的金属走线的布局优化。
图9A示出了一种常规半导体封装结构的插入损耗曲线图，图10A示出了该常规半导体封装结构的眼图，图9B示出了本公开一些实施例提供的一种半导体封装结构的插入损耗曲线图，图10B示出了该半导体封装结构的眼图。例如，该常规半导体封装结构中的部分金属走线的布局如图8所示，且常规半导体封装结构的转接板中的第一线道由一个金属层形成；本公开的实施例提供的半导体封装结构的部分金属走线的布局如图7所示，且该半导体封装结构的转接板中的第一线道由两个金属层形成。
例如，比较图9A和图9B可知，与上述常规半导体封装结构相比，本公开的实施例提供的半导体封装结构极大地改善了插入损耗的问题。具体地，对于28GHz的高速信号而言，插入损耗改善了约3dB（从图9A的约-8dB提高到图9B的约-5dB）。
眼图分析是高速互连系统信号完整性分析的核心，从眼图上可以观察出码间串扰和噪声的影响，体现了数字信号整体的特征，由此可以估计系统优劣程度。例如，眼图的“眼睛”张开的大小反映着码间串扰的强弱：“眼睛”张开的越大，且眼图越端正，表示码间串扰越小；反之，表示码间串扰越大。例如，比较图10A和图10B可知，图9A的眼图中的“眼睛”几乎是关闭的，而图9B的眼图中的“眼睛”张开的较大，且图9B的眼图相对端正。由此可知，与上述常规半导体封装结构相比，本公开的实施例提供的半导体封装结构可以更好地保持信号完整性和降低误码率等。
例如，在本公开的实施例提供的半导体封装结构中，第一线道RC可以由转接板100的多个金属层中的至少两个相邻的金属层形成。例如，在转接板100中，该多个金属层中的除该至少两个相邻的金属层之外的金属层均位于该至少两个相邻的金属层的远离第一管芯201和第二管芯202的一侧；也就是说，第一线道RC可以由转接板100中的最靠近第一管芯201和第二管芯202的至少两个相邻的金属层形成，从而，可以在一定程度上减少第一管芯201和第二管芯202之间数据传输的延迟。需要说明的是，本公开的实施例包括但不限于此，例如，第一线道RC也可以由转接板100的多个金属层中的任意选取的至少两个相邻的金属层形成。
例如，在一些示例中，用于形成第一线道RC的至少两个相邻的金属层的材料相同，本公开的实施例包括但不限于此。例如，在一些示例中，用于形成第一线道RC的至少两个相邻的金属层的方块电阻均不大于转接板100的多个金属层中的除该至少两个相邻的金属层之外的金属层的方块电阻，从而有利于减少第一信号线的电阻，进而提高第一信号线的数据传输速率。
例如，在一些示例中，第一线道RC可以由转接板100中的两个相邻的金属层形成；需要说明的是，本公开的实施例包括但不限于此，例如，第一线道RC也可以由转接板100中的三个或三个以上的相邻的金属层形成。以下，以第一线道RC由转接板100中的两个相邻的金属层形成为例，对本公开的实施例进行进一步说明，但不应视作对本公开的实施例的限制。
例如，在一些示例中，第一线道RC可以由图4所示的转接板100的5个金属层M1-M5中的任意两个相邻的金属层形成。例如，在一些示例中，第一线道RC可以由图4所示的转接板100的5个金属层M1-M5中的最靠近凸块B1（也即，最靠近第一管芯101和第二管芯102）的两个相邻的金属层M4和M5形成。
图11A为本公开一些实施例提供的一种第一线道的局部截面结构示意图。例如，图11A可以视作图6或图7中所示的第一线道沿第一方向X所截的局部截面结构示意图。例如，如图11A所示，第一信号线由两个相邻的金属层Mtop和Mtop-1形成，其中，金属层Mtop记为第一金属层，金属层Mtop-1记为第二金属层；例如，这两个相邻的金属层Mtop和Mtop-1是转接板100中的最靠近第一管芯201和第二管芯202的两个相邻的金属层。
例如，如图11A所示，每条第一信号线可以包括位于第一金属层Mtop中的第一子走线111（如金属层Mtop中的灰色矩形所示）、位于第二金属层Mtop-1中的第二子走线112（如金属层Mtop-1中的灰色矩形所示）、以及位于第一子走线111和第二子走线112之间的连接部113（如金属层Mtop和金属层Mtop-1之间的斜纹矩形所示）。例如，该连接部113形成于第一金属层Mtop和第二金属层Mtop-1之间的绝缘层的过孔中，用于电连接第一子走线111和第二子走线112。例如，该连接部113的材料可与第一金属层Mtop和第二金属层Mtop-1的至少之一的材料相同；例如，该连接部113的材料可与第一金属层Mtop的材料相同；需要说明的是，本公开的实施例对此不作限制。
例如，如图11A所示，每条屏蔽线可以包括位于第一金属层Mtop中的第三子走线（如金属层Mtop中的黑色矩形所示）、位于第二金属层Mtop-1中的第四子走线（如金属层Mtop-1中的黑色矩形所示）、以及位于第三子走线和第四子走线之间且用于电连接第三子走线和第四子走线的连接部（如金属层Mtop和金属层Mtop-1之间的斜纹矩形所示）。也就是说，屏蔽线的结构与第一信号线的结构可以基本相同。例如，在另一些示例中，如图11A所示，每条屏蔽线还可以进一步包括位于第三金属层Mtop-2中的第五子走线（如金属层Mtop-2中的黑色矩形所示）、以及位于第四子走线和第五子走线之间且用于电连接第四子走线和第五子走线的连接部（如金属层Mtop-1和金属层Mtop-2之间的斜纹矩形所示）。也就是说，用于形成屏蔽线的金属层的数量可以大于或等于用于形成第一信号线的金属层的数量，本公开的实施例对此不作限制。
图11B为本公开一些实施例提供的一种第一信号线的截面结构示意图。例如，图11B可以视作图6或图7中所示的第一信号线沿第二方向Y所截的一种截面结构示意图。例如，结合图11A和图11B所示，在转接板所在平面内，第一子走线111的尺寸、第二子走线112的尺寸和连接部113的尺寸相同。例如，第一子走线111、第二子走线112和连接部113三者在第一方向X上的尺寸（即宽度）均相同，第一子走线111、第二子走线112和连接部113三者在第二方向Y上的尺寸（即长度）均相同。例如，第一子走线111、第二子走线112和连接部113三者在转接板所在平面上的正投影相互重叠。也就是说，连接部113使得第一子走线111和第二子走线112处处电连接，从而可以最大程度地减小第一信号线的电阻，有利于提高第一信号线的数据传输速率。
图11C为本公开一些实施例提供的另一种第一信号线的截面结构示意图。例如，图11C可以视作图6或图7中所示的第一信号线沿第二方向Y所截的另一种截面结构示意图。例如，结合图11A和图11C所示，连接部113包括第一子连接部1131和第二子连接部1132，第一子连接部1131位于第一子走线111的第一端和第二子走线112的第一端之间且用于电连接第一子走线111的第一端和第二子走线112的第一端，第二子连接部1132位于第一子走线111的第二端和第二子走线112的第二端之间且用于电连接第一子走线111的第二端和第二子走线112的第二端。例如，在转接板所在平面内，第一子走线111、第二子走线112、第一子连接部1131、第二子连接部1132四者在第一方向X上的尺寸（即宽度）均相同，第一子走线111和第二子走线112两者在第二方向Y上的尺寸（即长度）相同，第一子连接部1131和第二子连接部1132在第二方向Y上的尺寸（即长度）之和小于第一子走线111（或第二子走线112）在第二方向Y上的尺寸（即长度）。例如，第一子走线111和第二子走线112在转接板所在平面上的正投影相互重叠，第一子连接部1131和第二子连接部1132在转接板所在平面上的正投影与第一子走线111（或第二子走线112）在转接板所在平面上的正投影部分交叠，第一子连接部1131和第二子连接部1132在转接板所在平面上的正投影的面积小于第一子走线111（或第二子走线112）在转接板所在平面上的正投影的面积。也就是说，连接部113仅使得第一子走线111和第二子走线112的两端分别电连接，从而有利于减小第一信号线的侧面电容（寄生电容），有利于提高第一信号线的数据传输速率。
图11D为本公开一些实施例提供的又一种第一信号线的截面结构示意图。例如，图11D可以视作图6或图7中所示的第一信号线沿第二方向Y所截的又一种截面结构示意图。图11D与图11C的不同之处在于：图11D中的连接部113包括更多的子连接部（如第一子走线111与第二子走线112之间的斜纹矩形所示），而不限于上述第一子连接部1131和第二子连接部1132。图11D与图11B的不同之处在于：图11D中的连接部113的各子连接部是分立的，而未形成图11B中的连接部113所示的整体结构。图11D中所述的连接部113可以兼顾和平衡第一信号线的电阻和侧面电容，同样有利于提高第一信号线的数据传输速率。
例如，在一些示例中，转接板100还可以包括第三线道，其中，第三线道由用于形成第一线道的至少两个相邻层之外的金属层形成，第三线道用于传输低速信号。例如，在一些示例中，第三线道用于传输电源电压信号，为第一管芯201和第二管芯202提供电源电压。需要说明的是，本公开的实施例包括但不限于此。
应当理解的是，本公开的实施例提供的半导体封装结构可以包括更多的管芯，而不限于第一管芯201和第二管芯202。这些管芯中任意两个管芯的D2D连接可以参考前述第一管芯201和第二管芯202的D2D连接的相关描述（即将所述任意两个管芯之一作为第一管芯201，将所述任意两个管芯之另一作为第二管芯202），重复之处在此不再赘述。
本公开的实施例提供的半导体封装结构，通过转接板中的至少两个相邻的金属层实现第一线道；通过该第一线道可以实现两个管芯之间的高速信号互连，有助于实现更高的带宽和更高的性能。
本公开至少一些实施例还提供一种封装方法，根据该封装方法可以制作得到本公开任一实施例提供的半导体封装结构。图12为本公开一些实施例提供的一种封装方法的流程图。如图12所示，该封装方法包括以下步骤S100至步骤S300。
步骤S100：获取转接板，其中，转接板包括多个金属层和至少一个第一线道，该至少一个第一线道由该多个金属层中的至少两个相邻的金属层形成；
步骤S200：获取第一管芯和第二管芯，其中，第一管芯包括至少一个第一通道，第二管芯包括至少一个第二通道；
步骤S300：将第一管芯和第二管芯设置于转接板上，使得第一管芯中的该至少一个第一通道与第二管芯中的该至少一个第二通道通过该至少一个第一线道对应连接。
例如，在一些示例中，获取转接板、第一管芯和第二管芯可以分别包括制作转接板、第一管芯和第二管芯，本公开的实施例包括但不限于此。例如，在一些示例中，转接板、第一管芯和第二管芯三者至少之一可以是提前制作好的。
例如，在一些示例中，第一通道和第二通道均为高速通道，第一线道和高速通道均被配置为传输高速信号，高速信号的数据传输速率大于或等于5Gbps。
例如，在一些示例中，第一线道可以包括多条第一信号线和多条屏蔽线，该多条第一信号线间插于该多条屏蔽线中，该多条屏蔽线和该多条第一信号线均匀排布且交替排列。例如，在一些示例中，在至少一个第一线道中，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，所述第一信号线的宽度为W1，所述屏蔽线的宽度为W2，P =1/2*W1+S+1/2*W2，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。
例如，在一些示例中，转接板包括多个第一线道以及与该多个第一线道同层设置的第二线道，所述第二线道位于该多个第一线道中的额任意一个第一线道的一侧。
例如，上述封装方法的更多细节可以参考前述半导体封装结构的相关描述，在此不再重复赘述。本公开的实施例提供的封装方法的技术效果可以参考上述实施例中关于半导体封装结构的相应描述，在此不再重复赘述。
对于本公开，有以下几点需要说明：
（1）本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
（2）为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。
（3）在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种半导体封装结构，包括：
转接板，包括多个金属层和至少一个第一线道，其中，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；
第一管芯和第二管芯，位于所述转接板上，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道，所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道被配置为通过所述至少一个第一线道对应连接；
其中，所述至少一个第一线道包括多条第一信号线和多条屏蔽线，所述多条第一信号线间插于所述多条屏蔽线中，所述多条屏蔽线和所述多条第一信号线均匀排布且交替排列；
在所述至少一个第一线道中，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，所述第一信号线的宽度为W1，所述屏蔽线的宽度为W2，P =1/2*W1+S+1/2*W2，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。
2.根据权利要求1所述的半导体封装结构，其中，所述多个金属层中的除所述至少两个相邻的金属层之外的金属层位于所述至少两个相邻的金属层的远离所述第一管芯和所述第二管芯的一侧。
3.根据权利要求1或2所述的半导体封装结构，其中，所述至少一个第一通道和所述至少一个第二通道均为高速通道，所述至少一个第一线道和所述高速通道均被配置为传输高速信号，所述高速信号的数据传输速率大于或等于5Gbps。
4.根据权利要求1或2所述的半导体封装结构，其中，所述至少一个第一通道与所述至少一个第二通道被配置为通过所述多条第一信号线对应连接。
5.根据权利要求4所述的半导体封装结构，其中，所述转接板包括多个第一信号凸块和多个第二信号凸块，所述至少一个第一通道通过所述多个第一信号凸块与所述多条第一信号线的第一端连接，所述至少一个第二通道通过所述多个第二信号凸块与所述多条第一信号线的第二端连接，
所述多个第一信号凸块的布局和所述多个第二信号凸块的布局相同。
6.根据权利要求1或2项所述的半导体封装结构，其中，所述至少一个第一线道包括多个第一线道，所述至少一个第一通道包括多个第一通道，所述至少一个第二通道包括多个第二通道，所述多个第一通道与所述多个第二通道被配置为通过所述多个第一线道一一对应连接。
7.根据权利要求6所述的半导体封装结构，其中，所述多个第一线道中的每个第一线道包括多条第一信号线，所述多条第一信号线在所述转接板所在平面内均匀排布，所述多个第一通道中的一个第一通道与所述多个第二通道中的一个第二通道被配置为通过对应的一个第一线道中的所述多条第一信号线对应连接。
8.根据权利要求7所述的半导体封装结构，其中，所述一个第一通道通过所述转接板上的多个第一信号凸块与所述多条第一信号线的第一端连接，所述一个第二通道通过所述转接板上的多个第二信号凸块与所述多条第一信号线的第二端连接，
所述多个第一信号凸块的布局和所述多个第二信号凸块的布局相同。
9.根据权利要求8所述的半导体封装结构，其中，不同的第一线道的布局均相同，不同的第一线道对应的多个第一信号凸块的布局均相同，不同的第一线道对应的多个第二信号凸块的布局均相同。
10.根据权利要求6所述的半导体封装结构，其中，所述转接板还包括与所述多个第一线道同层设置的第二线道，
所述第二线道位于所述多个第一线道中的任意一个第一线道的一侧。
11.根据权利要求1或2所述的半导体封装结构，其中，所述至少两个相邻的金属层包括第一金属层和第二金属层，所述多条第一信号线中的每条第一信号线包括位于所述第一金属层中的第一子走线、位于所述第二金属层的第二子走线、以及位于所述第一子走线和所述第二子走线之间的连接部，
所述连接部被配置为电连接所述第一子走线和所述第二子走线。
12.根据权利要求11所述的半导体封装结构，其中，所述第一子走线在所述转接板所在平面上的正投影与所述第二子走线在所述转接板所在平面上的正投影相互重叠。
13.根据权利要求11所述的半导体封装结构，其中，所述连接部在所述转接板所在平面上的正投影与所述第一子走线在所述转接板所在平面上的正投影相互重叠。
14.根据权利要求11所述的半导体封装结构，其中，所述连接部包括第一子连接部和第二子连接部；
所述第一子连接部位于所述第一子走线的第一端和所述第二子走线的第一端之间，且被配置为电连接所述第一子走线的第一端和所述第二子走线的第一端；
所述第二子连接部位于所述第一子走线的第二端和所述第二子走线的第二端之间，且被配置为电连接所述第一子走线的第二端和所述第二子走线的第二端。
15.根据权利要求14所述的半导体封装结构，其中，所述第一子连接部和所述第二子连接部在所述转接板所在平面上的正投影与所述第一子走线在所述转接板所在平面上的正投影部分交叠，所述第一子连接部和所述第二子连接部在所述转接板所在平面上的正投影的面积小于所述第一子走线在所述转接板所在平面上的正投影的面积。
16.根据权利要求1或2所述的半导体封装结构，其中，所述转接板还包括第三线道，所述第三线道由所述多个金属层中的除所述至少两个相邻的金属层之外的金属层形成，所述第三线道被配置为传输低速信号，所述低速信号的数据传输速率小于5Gbps。
17.一种封装方法，包括：
获取转接板，其中，所述转接板包括多个金属层和至少一个第一线道，所述至少一个第一线道由所述多个金属层中的至少两个相邻的金属层形成；
获取第一管芯和第二管芯，其中，所述第一管芯包括至少一个第一通道，所述第二管芯包括至少一个第二通道；
将所述第一管芯和所述第二管芯设置于所述转接板上，使得所述第一管芯中的所述至少一个第一通道与所述第二管芯中的所述至少一个第二通道通过所述至少一个第一线道对应连接；
其中，所述至少一个第一线道包括多条第一信号线和多条屏蔽线，所述多条第一信号线间插于所述多条屏蔽线中，所述多条屏蔽线和所述多条第一信号线均匀排布且交替排列；
在所述至少一个第一线道中，相邻的第一信号线和屏蔽线之间的节距为P，相邻的第一信号线和屏蔽线之间的间距为S，所述第一信号线的宽度为W1，所述屏蔽线的宽度为W2，P =1/2*W1+S+1/2*W2，W1的取值范围为0.1微米到10 微米，P的取值范围为0.5微米到20微米，且S和P之间的大小关系满足：S大于或等于1/10*P且小于或等于4/5*P。
18.根据权利要求17所述的封装方法，其中，所述至少一个第一通道和所述至少一个第二通道均为高速通道，所述高速通道被配置为传输高速信号，所述高速信号的数据传输速率大于或等于5Gbps。
19.根据权利要求17或18所述的封装方法，其中，所述转接板包括多个第一线道以及与所述多个第一线道同层设置的第二线道，所述第二线道位于所述多个第一线道中的任意一个第一线道的一侧。
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