TWI585921B - 用於串擾緩和之接地通孔叢集技術 - Google Patents

用於串擾緩和之接地通孔叢集技術 Download PDF

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Description

用於串擾緩和之接地通孔叢集技術 發明領域
本文揭示之實施例大致上係有關於積體電路領域，及更明確言之，係有關於用於積體電路總成中之串擾緩和的接地通孔叢集之技術及組態。
發明背景
高速信號端匯流排廣泛用於封裝上及非在封裝上通訊線路兩者用以解決積體電路(IC)封裝的高頻寬需求。然而，串擾尤其是垂直互連的串擾可能限制了此等高速信號端匯流排的資料率，其能夠達成及因而可能在滿足傳訊效能目標上構成挑戰。額外接腳可用於接地連結，使得更多垂直互連可用於分派為接地，致力於彼此分開信號及因而在信號間有較低串擾。但此等額外接腳可能增加封裝的形狀因數及可能提高製造成本。
此處提供的背景描述大致用於呈現本文揭示的脈絡。除非於此處另行指示否則於本章節中描述的材料並非本案的申請專利範圍的先前技術且非藉由含括於本章節而承認其為先前技術或提示為先前技術。
依據本發明之一實施例，係特地提出一種積體電路(IC)封裝總成，其包含：一第一封裝基體經組配以在一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑，該第一封裝基體具有一第一側經組配以接收該晶粒及與該第一側相對的一第二側，該第一封裝基體包括：配置於該第一封裝基體之該第二側上的多個接點；以及一相同層通孔中之至少兩個接地通孔，其中該等多個接點中之一個別接點係經組配以形成與該第二封裝基體之一個別焊點，且其中該等至少兩個接地通孔形成與該個別接點電氣地耦合之一叢集的接地通孔。
100‧‧‧IC總成
110、120‧‧‧晶粒
112、122、230‧‧‧封裝基體
114、124、272、274‧‧‧焊料球
116、126‧‧‧垂直互連
132-138‧‧‧表面
140‧‧‧中介件
150、160‧‧‧3D模型
152-156、162-166‧‧‧垂直互連子組件
158、168‧‧‧互連
200‧‧‧頂視圖
210、220、262、264、320、350‧‧‧球襯墊
212、214、322-326、352-356‧‧‧接地通孔
222、332‧‧‧信號通孔
232、240、250‧‧‧垂直互連結構
242-246、252-256‧‧‧通孔
282、284‧‧‧側
290‧‧‧剖面側視圖
292、294、296‧‧‧基體層
310‧‧‧邊緣
400‧‧‧方法
410-430‧‧‧方塊
500‧‧‧計算裝置
502‧‧‧主機板
504‧‧‧處理器
506‧‧‧通訊晶片
由如下詳細說明部分連結附圖將容易瞭解實施例。為了輔助此處描述，相似的元件符號標示相似的結構元件。實施例係藉附圖之圖式舉例說明而非限制性。
圖1示意地例示依據若干實施例帶有接地通孔叢集的一積體電路(IC)總成之一實例，及帶有接地通孔叢集於該IC總成實例的一個封裝基體實例之帶有接地通孔叢集的兩個三維(3D)互連模型的剖面側視圖。
圖2示意地例示依據若干實施例2-通孔叢集圖樣實例之頂視圖及剖面側視圖。
圖3示意地例示依據若干實施例3-通孔叢集圖樣實例之頂視圖。
圖4示意地例示依據若干實施例一種於IC總成形成一接地通孔叢集用於串擾緩和之方法實例的流程圖。
圖5示意地例示依據若干實施例在積體電路總成中包括接地通孔叢集用於串擾緩和的一計算裝置。
較佳實施例之詳細說明
本文揭示之實施例描述用於積體電路(IC)總成的串擾緩和之與接地通孔叢集相關聯的技術及組態。舉例言之，此處描述之技術可用於製造一種封裝基體具有垂直互連含接地通孔叢集。於後文詳細說明部分中，例示性實施例的各種面向將使用熟諳技藝人士常用的術語描述以傳遞其工作實質給其它熟諳技藝人士。然而，熟諳技藝人士顯然易知本文揭示之實施例可只配合所描述的面向中之部分實施。為了用於解釋目的，陳述特定數目、材料、及組態以供徹底瞭解例示性實施例。然而，熟諳技藝人士顯然易知本文揭示之實施例可無特定細節實施。於其它情況下，眾所周知的特性件經刪除或簡化以免遮掩了該等例示性實施例。
於後文詳細說明部分中參考附圖，附圖構成其中一部分，其中類似的元件符號標示全文中類似的部件，及其中藉由可實施本文揭示之主旨的例示性具體實施例顯示。須瞭解可不背離本文揭示之範圍而運用其它實施例及做出結構或邏輯變化。因此，後文詳細說明部分並非視為限制性意義，及實施例之範圍係由隨附之申請專利範圍及其相當範圍界定。
為了本文揭示之目的，片語「A及/或B」表示(A)、 (B)、或(A及B)。為了本文揭示之目的，片語「A、B、及/或C」表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
詳細說明部分可使用基於透視的描述諸如頂/底、內/外、上/下等。此等描述僅係用於輔助討論而非意圖限制此處描述之實施例應用至任何特定取向。
詳細說明部分可使用片語「於一實施例中」、「於實施例中」、或「於若干實施例中」，其可各自指稱相同的或相異的實施例中之一或多者。又復，就本文揭示之實施例使用的「包含」、「包括」、「具有」等詞為同義詞。
術語「耦合」連同其衍生詞可用於此處。「耦合」可表示下列中之一或多者。「耦合」可表示二或多個元件彼此直接實體或電氣接觸。然而，「耦合」也可表示二或多個元件彼此間接接觸，但仍然彼此協作或互動，且可表示一或多個其它元件耦合在或連結在據稱彼此耦合的元件間。「直接耦合」一詞可表示二或多個元件係直接接觸。
於各種實施例中，片語「第一特性件形成、沈積、或以其它方式配置於第二特性件上」可表示第一特性件係形成、沈積、或以其它方式配置於第二特性件上方，且第一特性件的至少一部分係直接接觸(例如，直接實體及/或電氣接觸)或間接接觸(例如，具有一或多個其它特性件介於第一特性件與第二特性件間)第二特性件的至少一部分。
如此處使用，「模組」一詞可指稱、成為其中一部件、或包括特定應用積體電路(ASIC)、電子電路、單晶 片系統(SoC)、處理器(分享、專用、或群組)及/或記憶體(分享、專用、或群組)其執行一或多個軟體或韌體程式、綜合邏輯電路、及/或提供所描述的功能之其它合宜組件。「處理器」一詞可指任何裝置或裝置之部分其處理來自暫存器及/或記憶體的電子資料用以將該電子資料變換成可儲存於暫存器及/或記憶體內部的其它電子資料。
圖1示意地例示依據若干實施例包括封裝基體112及122具有垂直互連帶有接地通孔叢集的一IC總成100實例的剖面側視圖。
如此處使用，第一層級互連(FLI)可指在一晶粒(例如，晶粒110或120)與一封裝基體(例如，封裝基體112及122)間之一互連，而第二層級互連(SLI)可指在該封裝基體(例如，封裝基體112及122)與另一封裝基體(例如，中介件140)或電路板間的間之該互連。於實施例中，IC總成100可括一或多個晶粒(例如，晶粒110或120)。晶粒110及120可透過一或多個FLI結構分別與封裝基體112及122電氣及/或實體耦合。封裝基體112及122可進一步透過一或多個SLI結構與中介件140電氣耦合。
晶粒110及120中之任一者或兩者可表示分開的單元，使用半導體製造技術諸如薄膜沈積、光刻術、蝕刻等從半導體材料製成。於若干實施例中，晶粒110及120中之任一者或兩者可包括或成為處理器、記憶體、交換器、ASIC、或SoC的一部分。依據多種合宜組態，包括如圖描繪的覆晶組態或其它組態，諸如嵌入封裝基體內，晶粒110 及120可分別與封裝基體112及122電氣及/或實體耦合。
於覆晶組態中，晶粒110可使用FLI結構諸如圖描繪的互連結構與封裝基體112的表面132耦合。此等互連結構可經組配以電氣及/或實體耦合晶粒110與封裝基體112。於各種實施例中，此等互連結構可電氣耦合中介件140的電氣路由特性件，經組配以在晶粒110與晶粒120間，或在晶粒110與任何其它電氣組件間安排電氣信號的路徑。同理，晶粒120可使用FLI結構諸如圖描繪的互連結構與封裝基體122的表面136耦合。此等互連結構可經組配以電氣及/或實體耦合晶粒120與封裝基體122。於實施例中，此等互連結構可電氣耦合中介件140的電氣路由特性件，經組配以在晶粒120與晶粒110間，或在晶粒120與任何其它電氣組件間安排電氣信號的路徑。於若干實施例中，電氣信號可包括與晶粒110及/或120的操作相關聯的輸入/輸出(I/O)信號及/或電源/接地。
於若干實施例中，圖1中之各種組件可形成一封裝層面高速單端通道。於此等實施例中，封裝基體112可以是個堆疊通孔積層核心(SVLC)封裝基體，及封裝基體122可以是個標準核心封裝基體。於若干實施例中，晶粒110可以是一處理器，及晶粒120可以是另一處理器、一記憶體裝置、或一可現場程式規劃閘陣列(FPGA)裝置諸如一網路交換器。如圖描繪，晶粒110可與SVLC封裝基體耦合，而晶粒120可與標準核心封裝基體耦合。然後，SVLC封裝基體及標準核心封裝基體兩者透過例如球柵陣列(BGA)互連結 構(例如，焊料球114或124)與另一個封裝基體(例如，中介件140)耦合而完成高速單端通道。
須瞭解由焊料球114或124描繪的BGA互連結構僅係表示為了討論目的的互連結構實例。於其它實施例中，接點柵格陣列(LGA)結構可電氣耦合在封裝基體112上的一或多個接點與中介件140上的一或多個襯墊，其可在封裝基體112與中介件140間安排電氣信號的路徑。須瞭解前文討論之實施例僅係用於例示性，多種合宜互連結構及/或層中之任一者可運用以電氣耦合晶粒110及120或其它晶粒(圖中未顯示)與中介件140。須瞭解各種實施例可額外包括其它互連結構，諸如溝槽、通孔、線跡、或傳導層等，其可運用以實現一高速單端通道而在晶粒110與晶粒120間安排電氣信號的路徑。
封裝基體112中的垂直互連可藉3D模型150示意例示。於一個實施例中，垂直互連116可對應三個垂直互連子組件152、154、及156。於各種實施例中，三個垂直互連子組件152、154、及156可用以例如經由表面134安排封裝基體112與中介件140間之接地路徑。又，於若干實施例中，三個垂直互連子組件152、154、及156可由數個垂直互連(例如，互連158)環繞，其可安排封裝基體112與中介件140間之輸入/輸出(I/O)信號路徑。於若干實施例中，於3D模型150中描繪的垂直互連可形成2：1的信號對接地比。
同理，封裝基體122中之垂直互連可藉3D模型160例示。於一個實施例中，垂直互連126可對應三個垂直 互連子組件162、164、及166。於各種實施例中，三個垂直互連子組件162、164、及166可用以例如經由表面138安排封裝基體122與中介件140間之接地路徑。又，於若干實施例中，三個垂直互連子組件162、164、及166可由數個垂直互連(例如，互連168)環繞，其可安排封裝基體122與中介件140間之輸入/輸出(I/O)信號路徑。於若干實施例中，於3D模型160中描繪的垂直互連可形成2：1的信號對接地比。
於各種實施例中，三個垂直互連子組件152、154、及156可形成至少一個接地通孔叢集。同理，三個垂直互連子組件162、164、及166可形成至少一個接地通孔叢集。3D模型150及3D模型160反映出接地通孔叢集化的效果。於若干實施例中，額外接地互連子組件(例如，154及156)只能施用到最外側行的接地互連，或最接近信號源該行的接地互連(例如，垂直互連116及126)。此種實施例可能有利，原因在於頭兩行的互連可能比較內側行演示由此等互連結構攜載的信號間更多的串擾。於其它實施例中，額外接地互連子組件(例如，164及166)只能施用到其它較內側的接地行。
單端傳訊的串擾可能對垂直互連中的接地參考設計高度敏感。舉例言之，當第一信號與相關聯的接地間之耦合變強時，第一信號與第二信號間之交互耦合可能變弱。結果，藉由提高此二信號與此二信號相關聯的個別接地間之耦合強度，可緩和此二信號間之串擾。如此，增加更多個互連結構(例如，BGA連結)且指派該等互連結構接地 可產生更佳的信號對信號絕緣。舉例言之，從2：1的信號對接地比改變成保守的1：1的信號對接地比有助於緩和傳訊風險，但此種組態將需要額外80接地球用於2x40介面，結果將提高封裝形狀因數的成本及尺寸。
於各種實施例中，接地通孔叢集設計，如3D模型150及3D模型160顯示，將消除或減少如前文討論的封裝形狀因數尺寸的增加。如此，接地通孔彼此相鄰叢集化，如3D模型150及3D模型160顯示，可增加接地的大小，及結果，可促進一信號與相關聯的接地間之耦合而不增加對應腳印占地面積。如此，接地通孔叢集可使用既有基體設計法則實現而不影響封裝設計的其餘部分。
於各種實施例中，接地通孔叢集可減少遠端及近端串擾兩者。如此，接地通孔叢集可在有終端接頭的及無終端接頭的高速單端通道兩者實現。於某些情況下，接地通孔叢集可減少串擾達50%或以上。再者，接地通孔叢集設計也可改良信號的信號對雜訊比(SNR)。如此，可減少通道傳訊風險而不會對應增加封裝形狀因數的尺寸。
圖2示意地例示依據若干實施例2-通孔叢集圖樣實例之頂視圖200及剖面側視圖290。於其它實施例中，也可使用3-通孔叢集圖樣或有多於三個接地通孔的接地通孔叢集圖樣。於各種實施例中，一叢集的接地通孔而非單一接地通孔可用以緩和或減少串擾而無需在兩個封裝基體間之任何額外互連結構。
於若干實施例中，諸如圖中描繪者，該叢集的接 地通孔可由同一層(例如，層296)的信號通孔以六角形圖樣環繞。舉例言之，一個叢集的接地通孔(例如，接地通孔212及214)可由具有個別球襯墊220的六個信號通孔(例如，信號通孔222)以六角形排列環繞。於其它實施例中，不背離本文揭示之範圍，也可使用其它圖樣，例如呈方形排列的四個信號通孔環繞一叢集的接地通孔配置。
於若干實施例中，兩個接地通孔可形成為實質上彼此隔開，但仍可接觸相同的下方接點結構(例如，球襯墊)。舉例言之，如圖描繪，接地通孔212及214可形成為實質上彼此隔開，但仍可接觸相同的球襯墊210。
剖面側視圖290示意地例示依據2-通孔叢集圖樣之一實例。封裝基體230可具有一側(例如，側282)以接收一晶粒，及另一側(例如，側284)以與另一封裝基體或電路板耦合。於各種實施例中，垂直互連結構(例如，垂直互連結構232、240、及250)可配置於封裝基體230內。垂直互連結構可電氣耦合諸如線跡、溝槽、通孔、接點、襯墊或可能針對電氣信號建立通過封裝基體230的對應電氣路徑之其它結構。
於若干實施例中，例如用於實現伺服器產品，垂直互連結構可比一毫米(mm)更長，包括微通孔與核心通孔的堆疊，及一焊料球。一核心通孔可貫穿以傳導性材料填補的核心基體開放，其可用以連結位在基體核心的一面上的路徑特性件，例如一金屬襯墊到位在基體核心的相對面上的路徑特性件，例如另一金屬襯墊。於各種實施例中， 一核心通孔可比微通孔遠更大，原因在於一有機封裝內的核心層可比堆積層遠更厚之故。於此等實施例中，垂直互連結構232可包括設置於球襯墊262上的通孔堆疊，其又轉而有焊料球272配置其上。垂直互連結構232可用以決定信號通過封裝基體230的路徑。
如圖描繪，於若干實施例中，垂直互連結構240可包括設置於球襯墊264上的通孔之堆疊(例如，通孔242、通孔244、及通孔246)，其又轉而可有焊料球274配置其上。垂直互連結構240可用以決定通過封裝基體230的接地路徑。同理，垂直互連結構250可包括設置於相同球襯墊264上的通孔之堆疊(例如，通孔252、通孔254、及通孔256)，其又轉而可有焊料球274配置其上。垂直互連結構250可用以決定通過封裝基體230的接地路徑。
於若干實施例中，封裝基體230可以是具有堆積層的以環氧樹脂為基的積層基體，諸如味之素(Ajinomoto)味之素堆積膜(ABF)基體。於各種實施例中，封裝基體230可包括其它合宜類型的基體，包括例如，自玻璃、陶瓷、或半導體材料形成的基體。於各種實施例中，通孔242及通孔252可形成於相同基體層292，而通孔244及通孔254可形成於相同基體層294。同理，通孔246及通孔256可形成於相同基體層296。於若干實施例中，通孔246及通孔256可以是核心層中的核心通孔。因此，通孔242及通孔252可於層292形成一接地通孔叢集，而通孔244及通孔254可於層294形成另一接地通孔叢集。同理，通孔246及通孔256可於層296形 成又另一接地通孔叢集。
於各種實施例中，通孔242及通孔252可以技藝界已知之任何習知方式形成於層292。舉例言之，一開口可藉由使用諸如採用二氧化碳或UV雷射之技術在配置於襯墊264上方的介電材料之區域鑽孔而在襯墊264上方所形成。於實施例中，任何習知鍍覆操作可被使用以將導電材料電氣地沈積入該等開口內而形成通孔。於若干實施例中，電解鍍覆操作可用以將導電材料沈積入該等鑽孔開口內，及於沈積導電材料之後可使用化學機械研磨(CMP)或銅(Cu)蝕刻操作而去除任何過量導電材料。於各種實施例中，通孔246及通孔256可以技藝界已知之相似的或不同的方式形成於層296。
於各種實施例中，層292、層294、或層296可以是由寬廣多種合宜介電材料中之任一者組成的介電層，包括例如，以環氧樹脂為基的積層材料、二氧化矽(SiO2)、碳化矽(SiC)、碳氮化矽(SiCN)、或氮化矽(例如，SiN、Si3N4等)。於實施例中，層292或層294可包括聚合物(例如，以環氧樹脂為基的樹脂)及可進一步包括填充劑(例如，二氧化矽)以提供合宜機械性質而符合所得封裝的可信度標準。於實施例中，層292、層294、或層296可形成為聚合物膜，諸如藉ABF積層。於實施例中，層292、層294、或層296可藉使用任何合宜技術包括例如，原子層沈積(ALD)、物理氣相沈積(PVD)或化學氣相沈積(CVD)技術沈積介電材料製成。
於實施例中，封裝基體230可包括多個路由特性件， 諸如襯墊262或襯墊264，經組配以進展基體內部或貫穿基體的電氣路徑。於各種實施例中，襯墊262或襯墊264可包含任何合宜導電材料，諸如金屬，包括例如，鎳(Ni)、鉑(Pd)、金(Au)、銀(Ag)、銅(Cu)、或其任何組合。於若干實施例中，襯墊262或襯墊264可使用圖樣化金屬層製成，經組配以：電氣耦合襯墊262與垂直互連結構232用以安排電氣信號通過封裝基體230的路徑；或電氣耦合襯墊264與垂直互連結構240及250用以安排接地通過封裝基體230的路徑。圖樣化金屬層可以技藝界已知之任何習知方式製成。舉例言之，圖樣化金屬層可以是以半加成方法(SAP)製成的堆積層的內部或最外側傳導層。
圖3示意地例示依據若干實施例3-通孔叢集圖樣實例之頂視圖。於若干實施例中，使用3-通孔叢集之實例可用於六角形排列。一叢集之接地通孔可由同一層通孔配置成六角形圖樣的信號通孔環繞，亦即一叢集之接地通孔由六個信號通孔環繞。如於圖3中例示，該叢集之接地通孔322、324、及326係由呈六角形排列的信號通孔包括信號通孔332環繞。同理，該叢集之接地通孔352、354、及356也可由呈相似的六角形排列的信號通孔環繞。於其它實施例中，不背離本文揭示之範圍，其它圖樣，例如四個信號通孔配置成方形排列環繞一叢集之接地通孔，也可用以配置信號通孔環繞該叢集之接地通孔。
如前文參考圖1討論，接地通孔叢集可用於SVLC封裝基體及標準核心封裝基體。SVLC封裝基體及標準核心 封裝基體可能必須配合各種不同設計法則及不同球間距。然而，如圖描繪，兩個接地通孔可成功地增加以形成3-通孔叢集而不違反此等既有設計法則。舉例言之，微通孔及核心通孔之垂直互連結構堆疊可形成相鄰一既有設計內的原先接地通孔，結果，可維持該設計的形狀因數。
於若干實施例中，該叢集的接地通孔可以呈三角形排列。舉個實例，接地通孔322、324、及326係描繪成三角形排列。同理，接地通孔352、354、及356係描繪成另一個三角形排列。於若干實施例中，一個接地通孔可設置於下方接點(例如，球襯墊)上方，及另兩個接地通孔可加至下方接點的一側。舉例言之，於該叢集之接地通孔322、324、及326中，通孔322係以類似接地通孔342及其相關聯的球襯墊之方式而設置於球襯墊320中心。但接地通孔324、及326可加至接地通孔322而形成呈三角形排列的接地通孔叢集。於若干實施例中，接地通孔的三角形排列中心可位在下方接點中心的上方。舉例言之，接地通孔352、354、及356形成三角形排列，而該叢集中心重疊球襯墊350的中心。
於各種實施例中，二或多個接地通孔可排列成各種叢集設計。舉例言之，取決於設計空間或其它設計限制，欲叢集化的接地通孔之數目可大於3。於若干實施例中，接地通孔叢集可安置較為接近某些信號以強調。舉個實例，接地通孔322、324、及326的排列較為強調接近邊緣310的信號，原因在於該等信號通常演示較大的串擾傾向。於若干實施例中，如接地通孔352、354、及356之排列中顯示， 接地通孔叢集可置中，其可提供全部環繞信號的同等改良。於各種實施例中，如圖3中顯示，接地通孔叢集可減少遠端串擾(FEXT)及近端串擾(NEXT)。結果，可改良通道的信號對雜訊比(SNR)。
圖4示意地例示依據若干實施例一種於IC總成(例如，圖1之IC總成100)形成一接地通孔叢集用於串擾緩和之方法400實例的流程圖。方法400可配合關聯先前圖式根據各種實施例描述的實施例。
於方塊410，方法400可包括在第一封裝基體的一側上形成多個電氣接點，經組配以在一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑。於各種實施例中，在第一封裝基體的該側上的接點可包括球襯墊。於若干實施例中，球襯墊可以是經焊罩界定(SMD)。於其它實施例中，球襯墊可以是非經焊罩界定(NSMD)。於若干實施例中，在封裝基體的一側上形成接點可藉將接點(例如，襯墊)嵌置於堆積層(例如，最外側堆積層)內作為堆積層形成的部分而予實現。於若干實施例中，於若干實施例中，在封裝基體的一側上形成接點根據任何合宜技術，可藉在堆積層形成開口及在堆積層之形成之後，配置接點(例如，襯墊)於空腔內而予實現。
於方塊420，方法400可包括以同一層通孔的至少兩個接地通孔形成一叢集的接地通孔以電氣耦合該等多個接點中之一個別接點。依據各種實施例，方塊420可於封裝基體的製造過程期間執行，例如，於封裝基體230的各層諸 如層292或層294之製造期間執行。於各種實施例中，形成該叢集的接地通孔可包括於最接近封裝基體的一緣的一行接地通孔，諸如第一行接地通孔，形成該叢集的接地通孔。頭兩行信號比較內側行可演示對串擾更高的敏感度；如此，於最接近封裝基體的一緣的一行接地通孔形成該叢集的接地通孔可緩和此種串擾。於若干實施例中，方塊420只可對最接近該邊緣的該行接地通孔進行，如此可獲得減少此種串擾且具成本效益的解決方案。
於各種實施例中，形成該叢集的接地通孔可包括在第一封裝基體的兩側間形成包括該叢集的接地通孔的一垂直互連結構，例如，形成於封裝基體230的側邊282與側邊284間之圖2中的垂直互連結構240及250。於若干實施例中，形成該叢集的接地通孔可包括在相鄰該側邊的通孔之一最外層形成該叢集的接地通孔，例如，圖2中之通孔242及通孔252作為層292中的通孔之最外層的一部分。於若干實施例中，形成該叢集的接地通孔可包括在恰相鄰通孔之最外層的通孔之一第二層形成該叢集的接地通孔，例如，作為圖2中的層294中之通孔244及通孔254。於若干實施例中，形成該叢集的接地通孔可在該通孔的同一層形成該叢集的核心通孔，例如，作為圖2中的層296中之通孔246及通孔256。
於若干實施例中，形成該叢集的接地通孔可包括形成彼此分開的兩個接地通孔。如於圖2中例示，該叢集的接地通孔212及214可形成為彼此分開，但仍然接觸相同球 襯墊210。於若干實施例中，形成該叢集的接地通孔可包括形成三角形排列的三個接地通孔。於此等實施例中，該三角形排列的接地通孔中心可位在球襯墊的中心上方。如於圖3中例示，接地通孔352、354、及356可形成三角形排列，及該叢集中心可重疊球襯墊350中心。於各種實施例中，形成該叢集的接地通孔可包括形成由同一層通孔的信號通孔所環繞的該叢集的接地通孔。如於圖3中例示，該叢集的接地通孔322、324、及326可由呈六角形排列的信號通孔包括信號通孔332環繞。
於方塊430，方法400可包括在一個別接點上形成一個別焊點用以電氣耦合第一封裝基體至第二封裝基體或電路板。在第一封裝基體上的個別接點可以是球襯墊，其可對應在第二封裝基體上的對偶接點，諸如焊接襯墊。然後，焊料球可用來耦合球襯墊與焊接襯墊，例如呈BGA組態，以形成對應焊點其可經組配以進一步決定電氣信號在第一及第二封裝基體間之路徑。於其它實施例中，個別焊點可形成為其它類型的封裝互連，諸如接點柵格陣列(LGA)結構或其它合宜結構。
以最有助於瞭解本案所請主旨之方式，各種操作係描述為多個分開操作。然而，描述之順序不應詮釋為暗示此等操作必然為順序相依性。方法400的操作可以所描繪的以外的另一種合宜順序進行。
本文揭示之實施例可實施為使用任何合宜硬體及/或軟體及視需要組配的系統。圖5示意地例示依據若干 實施例在積體電路總成中包括接地通孔叢集用於串擾緩和的一計算裝置，如此處描述。計算裝置500可罩住一板諸如主機板502。主機板502可包括多個組件，包括但非限制性，處理器504及至少一個通訊晶片506。處理器504可實體及電氣耦合至主機板502。於若干具體實施例中，該至少一個通訊晶片506也可實體及電氣耦合至主機板502。於進一步實施例中，通訊晶片506可以是處理器504的一部分。
取決於其應用，計算裝置500可包括其它組件其可以或可不實體及電氣耦合至主機板502。此等其它組件可包括，但非限制性，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速度計、陀羅儀、揚聲器、相機、及大容量儲存裝置(諸如硬碟驅動裝置、光碟(CD)、數位影音碟(DVD)等)。
通訊晶片506啟用無線通訊以將資料移轉至及自運算裝置500。「無線」一詞及其衍生詞可用以描述可透過經由非固態媒體之調變電磁輻射的使用而通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相關聯的裝置不含任何導線，但於若干實施例中可能不含導線。通訊晶片506可實施多個無線標準或協定中之任一者，包括但非僅限於美國電機及電子工程師學會(IEEE) 標準包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計畫連同任何修正、更新、及/或修訂(例如，進階LTE計畫、超行動寬頻(UMB)計畫(也稱「3GPP2」)等)。IEEE 802.16可相容BWA網路通稱作WiMAX網路，表示微波接取全球互通服務的縮寫字，此乃通過IEEE 802.16標準的一致性及互通性測試的驗證標誌。通訊晶片506可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(E-HSPA)、或LTE網路操作。通訊晶片506可根據加強式GSM演進資料(EDGE)、GSM EDGE無線電接取網路(GERAN)、通用地面無線電接取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片506可根據劃碼多向接取(CDMA)、分時多向接取(TDMA)、數位加強式無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生、以及指定用作為3G、4G、5G、及以上的任何其它無線協定操作。於其它實施例中，通訊晶片506可根據其它無線協定操作。
計算裝置500可包括多個通訊晶片506。舉例言之，第一通訊晶片506可專用於短程無線通訊諸如Wi-Fi及藍牙，及第二通訊晶片506可專用於長程無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它。
計算裝置500之處理器504可封裝於一IC總成(例如，圖1之IC總成100)內，其包括一基體(例如，圖1之封裝 基體112)具有垂直互連結構具有根據如此處描述之技術製成的接地通孔叢集。舉例言之，處理器504可具有晶粒110使用互連結構耦合至封裝基體112。「處理器」一詞可指任何裝置或部分裝置其處理得自暫存器及/或記憶體之電子資料以將該電子資料變換成可儲存於暫存器及/或記憶體之其它電子資料。
通訊晶片506也可包括一或多個晶粒其可封裝於一IC總成(例如，圖1之IC總成100)內，其包括一基體(例如，圖1之封裝基體112)具有垂直互連結構具有根據如此處描述之技術製成的接地通孔叢集。
於進一步實施例中，罩於計算裝置500內部的另一組件(例如，記憶體裝置或其它積體電路裝置)可包括一或多個晶粒其可封裝於一IC總成(例如，圖1之IC總成100)內，其包括一基體(例如，圖1之封裝基體122)具有垂直互連結構具有根據如此處描述之技術製成的接地通孔叢集。
根據若干實施例，多個處理器晶片及/或記憶體晶片可設置於IC總成內，其包括具有接地通孔叢集於垂直互連結構的一封裝基體，其可以是用以電氣安排信號路徑於處理器或記憶體晶片中之任二者間的通道的一部分。
於各種實施例中，計算裝置500可以是膝上型電腦、小筆電、筆記型電腦、超筆電TM、智慧型電話、個人數位助理器(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印器、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊紀錄器。 於進一步實施例中，計算裝置500可以是處理資料的任何其它電子裝置。
實施例
依據各種實施例，本文揭示描述一種積體電路(IC)封裝總成。實施例1的IC封裝總成可包括一第一封裝基體經組配以在該第一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑，該第一封裝基體具有一第一側經組配以接收該晶粒及與該第一側相對的一第二側。該第一封裝基體可包括配置於該第一封裝基體之該第二側上的多個接點；及一相同層通孔中之至少兩個接地通孔，其中該等多個接點中之一個別接點係經組配以形成與該第二封裝基體之一個別焊點，及其中該等至少兩個接地通孔形成與該個別接點電氣耦合的一叢集的接地通孔。實施例2可包括實施例1的主旨，其中該叢集的接地通孔係在該第一封裝基體之該第一側與該第二側間之一垂直互連的部分。實施例3可包括實施例1或2的主旨，其中該相同層通孔為相鄰該第二側的一最外側第一層通孔，直接相鄰該最外側第一層通孔之一第二層通孔，或直接相鄰該第二層通孔之一第三層通孔。實施例4可包括實施例1-3中的任何主旨，其中該叢集的接地通孔為最接近該第一封裝基體的一邊緣之一柱狀的接地通孔的一部分。實施例5可包括實施例1-4中的任何主旨，其中該叢集的接地通孔係由該相同層通孔的信號通孔包圍。實施例6可包括實施例5的主旨，其中該等信號通孔係經組配成於一實質上六角形排列環繞該叢集的接 地通孔。實施例7可包括實施例1-6中的任何主旨，其中該叢集的接地通孔包括於一三角形排列的三個接地通孔。實施例8可包括實施例7的主旨，其中該三角形排列的一中心係配置於該個別接點的一中心上方。實施例9可包括實施例1-8中的任何主旨，其進一步包含該第二封裝基體，其中該第二封裝基體係經由該個別焊點與該第一封裝基體耦合。實施例10可包括實施例1-9中的任何主旨，其中該等至少兩個接地通孔間之一距離係小於該個別接點的一直徑。實施例11可包括實施例1-10中的任何主旨，其中該等至少兩個接地通孔具有一相同直徑。實施例12可包括實施例1-11中的任何主旨，其中該個別焊點為一球柵陣列(BGA)組態之焊點的部分。實施例13可包括實施例1-12中的任何主旨，其中該第一封裝基體為一堆疊通孔積層核心封裝或一核心BGA封裝。
依據各種實施例，本文揭示描述一種方法。實施例14之一方法可包括在一第一封裝基體的一側上形成多個接點經組配以在一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑；形成一叢集的接地通孔具有一相同層通孔中之至少兩個接地通孔用以與該等多個接點中之一個別接點電氣耦合；及在該個別接點上形成一個別焊點用以電氣耦合該第一封裝基體至該第二封裝基體。實施例15可包括實施例14的方法，其中形成該叢集的接地通孔包含形成一垂直互連包括在該第一封裝基體之兩側間的該叢集的接地通孔。實施例16可包括實施例14或15的方法， 其中形成該叢集的接地通孔包含於該相同層之通孔形成該叢集的核心通孔。實施例17可包括實施例14-16中的任何方法，其中形成該叢集的接地通孔包含形成由該相同層通孔的信號通孔包圍的該叢集的接地通孔。實施例18可包括實施例14-17中的任何方法，其中形成該叢集的接地通孔包含形成於一三角形排列的該接地通孔。實施例19可包括實施例18的方法，其中該三角形排列的一中心係位在該個別接點的一中心上方。實施例20可包括實施例14-19中的任何方法，其中形成該叢集的接地通孔包含形成彼此分開的兩個接地通孔。實施例21可包括實施例14-20中的任何方法，其中形成該叢集的接地通孔包含於最接近該第一封裝基體之一緣的一行之接地通孔形成該叢集的接地通孔。
依據各種實施例，本文揭示描述一種封裝總成。實施例22的一封裝總成可包括一第一晶粒；一第一封裝基體，電氣耦合至該第一晶粒及經組配以在該第一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑，該第一封裝基體具有一第一側經組配以接收該晶粒及與該第一側相對的一第二側，該第一封裝基體包括配置於該第一封裝基體之該第二側上的多個接點；及一相同層通孔中之至少兩個接地通孔，其中該等多個接點中之一個別接點係經組配以形成與該第二封裝基體之一個別焊點，及其中該等至少兩個接地通孔形成與該個別接點電氣耦合的一叢集的接地通孔；該第二封裝基體具有嵌置於該第二封裝基體內的一互連用以將該第一封裝基體與一第三封裝基體電氣 耦合；及該第三封裝基體，電氣耦合至該第二封裝基體及一第二晶粒，經組配以在該第二晶粒與該第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑。實施例23可包括實施例21的封裝總成，其中該第一封裝基體為一堆疊通孔積層核心封裝，其中該第二封裝基體為一中介件，及其中該第三封裝基體為一核心球柵陣列封裝。實施例24可包括實施例22或23的封裝總成，其中該第一晶粒為一CPU，及其中該第二晶粒為一交換器。實施例25可包括實施例22-24中的任何封裝總成，其中該叢集的接地通孔為最接近該第一封裝基體的一邊緣之一柱狀的接地通孔的一部分。
各種實施例可包括前述實施例的任何合宜組合包括以聯合形式(及)以上描述的實施例中之替代(或)實施例(例如，「及」可以是「及/或」)。又復，若干實施例可包括一或多個製造物件(例如，非暫態電腦可讀取媒體)具有指令儲存於其上其當執行時導致前述實施例中之任一者的動作。再者，若干實施例可包括具有用於進行前述實施例之各種操作的任何合宜構件之設備或系統。
前述例示性實施例之描述，包括於摘要說明部分中描述者，並非意圖為排它性或限制本文揭示之實施例於所揭示的精準形式。雖然特定實施例及實例描述於此處用於例示性目的，但如熟諳技藝人士將瞭解於本文揭示之範圍內可能做出各種修改。
鑑於前文詳細說明部分對本文揭示之實施例可做出此等修改。如下申請專利範圍各項中使用的術語不應 詮釋為限制本文揭示之各種實施例至說明書及申請專利範圍中揭示的特定實施例。反而，該範圍全然係由如下申請專利範圍決定，其係根據已確立的申請專利範圍解釋原則加以解譯。
100‧‧‧IC總成
110、120‧‧‧晶粒
112、122‧‧‧封裝基體
114、124‧‧‧焊料球
116、126‧‧‧垂直互連
132、134、136、138‧‧‧表面
140‧‧‧中介件
150、160‧‧‧3D模型
152、154、156、162、164、166‧‧‧垂直互連子組件
158、168‧‧‧互連

Claims (25)

  1. 一種積體電路(IC)封裝總成，其包含：一第一封裝基體，其經組配以在一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑，該第一封裝基體具有經組配以接收該晶粒之一第一側及與該第一側相對的一第二側，該第一封裝基體包括：配置於該第一封裝基體之該第二側上的多個接點；以及一相同層通孔中之至少兩個接地通孔，其中該等多個接點中之一個別接點係經組配以形成與該第二封裝基體之一個別焊點，且其中該等至少兩個接地通孔形成與該個別接點電氣地耦合之一叢集的接地通孔。
  2. 如請求項1之IC封裝總成，其中該叢集的接地通孔係在該第一封裝基體之該第一側與該第二側間之一垂直互連的部分。
  3. 如請求項1之IC封裝總成，其中該相同層通孔為相鄰於該第二側的一最外側第一層通孔、直接地相鄰於該最外側第一層通孔之一第二層通孔、或直接地相鄰於該第二層通孔之一第三層通孔。
  4. 如請求項1之IC封裝總成，其中該叢集的接地通孔為最接近該第一封裝基體的一邊緣之一柱狀的接地通孔的一部分。
  5. 如請求項1之IC封裝總成，其中該叢集的接地通孔係由該相同層通孔的信號通孔所包圍。
  6. 如請求項5之IC封裝總成，其中該等信號通孔係經組配成以一實質上六角形排列環繞該叢集的接地通孔。
  7. 如請求項1之IC封裝總成，其中該叢集的接地通孔包括以一三角形排列的三個接地通孔。
  8. 如請求項7之IC封裝總成，其中該三角形排列的一中心係配置於該個別接點的一中心上方。
  9. 如請求項1之IC封裝總成，其進一步包含該第二封裝基體，其中該第二封裝基體係經由該個別焊點與該第一封裝基體耦合。
  10. 如請求項1之IC封裝總成，其中該等至少兩個接地通孔間之一距離係小於該個別接點的一直徑。
  11. 如請求項1之IC封裝總成，其中該等至少兩個接地通孔具有一相同直徑。
  12. 如請求項1之IC封裝總成，其中該個別焊點為一球柵陣列(BGA)組態之焊點的部分。
  13. 如請求項1之IC封裝總成，其中該第一封裝基體為一堆疊通孔積層核心封裝或一核心BGA封裝。
  14. 一種製造一積體電路(IC)封裝總成之方法，其包含：在一第一封裝基體的一側上形成多個接點，該第一封裝基體經組配以在一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑；以一相同層通孔中之至少兩個接地通孔來形成一 叢集的接地通孔，以與該等多個接點中之一個別接點電氣地耦合；以及在該個別接點上形成一個別焊點以電氣地耦合該第一封裝基體至該第二封裝基體。
  15. 如請求項14之方法，其中形成該叢集的接地通孔包含形成一垂直互連，其包括在該第一封裝基體之兩側間的該叢集的接地通孔。
  16. 如請求項14之方法，其中形成該叢集的接地通孔包含於該相同層之通孔形成該叢集的核心通孔。
  17. 如請求項14之方法，其中形成該叢集的接地通孔包含形成由該相同層通孔的信號通孔所包圍的該叢集的接地通孔。
  18. 如請求項14之方法，其中形成該叢集的接地通孔包含形成以一三角形排列的三個接地通孔。
  19. 如請求項18之方法，其中該三角形排列的一中心係配置在該個別接點的一中心上方。
  20. 如請求項14之方法，其中形成該叢集的接地通孔包含形成彼此分開的兩個接地通孔。
  21. 如請求項14之方法，其中形成該叢集的接地通孔包含於最接近該第一封裝基體之一邊緣的一柱狀之接地通孔形成該叢集的接地通孔。
  22. 一種封裝總成，其包含：一第一晶粒；一第一封裝基體，其電氣地耦合至該第一晶粒且經 組配以在該第一晶粒與一第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑，該第一封裝基體具有經組配以接收該晶粒之一第一側及與該第一側相對的一第二側，該第一封裝基體包括配置於該第一封裝基體之該第二側上的多個接點；及一相同層通孔中之至少兩個接地通孔，其中該等多個接點中之一個別接點係經組配以形成與該第二封裝基體之一個別焊點，且其中該等至少兩個接地通孔形成與該個別接點電氣地耦合之一叢集的接地通孔；該第二封裝基體，其具有嵌置於該第二封裝基體內的一互連，用以將該第一封裝基體與一第三封裝基體電氣地耦合；以及該第三封裝基體，其電氣耦合至該第二封裝基體及一第二晶粒，該第三封裝基體經組配以在該第二晶粒與該第二封裝基體間安排輸入/輸出(I/O)信號及接地之路徑。
  23. 如請求項22之封裝總成，其中該第一封裝基體為一堆疊通孔積層核心封裝，其中該第二封裝基體為一中介件，且其中該第三封裝基體為一核心球柵陣列封裝。
  24. 如請求項22之封裝總成，其中該第一晶粒為一CPU，及其中該第二晶粒為一交換器。
  25. 如請求項22之封裝總成，其中該叢集的接地通孔為最接近該第一封裝基體的一邊緣之一柱狀的接地通孔的一部分。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515017B2 (en) * 2014-12-18 2016-12-06 Intel Corporation Ground via clustering for crosstalk mitigation
US10971450B2 (en) * 2019-01-17 2021-04-06 Avago Technologies International Sales Pte. Limited Hexagonally arranged connection patterns for high-density device packaging
US11244913B2 (en) 2019-06-18 2022-02-08 Mediatek Inc. Semiconductor package
WO2023217277A1 (zh) * 2022-05-12 2023-11-16 哲库科技(上海)有限公司 封装结构、处理器芯片、pop封装组件和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001282A1 (en) * 2001-07-02 2003-01-02 Herman Meynen Metal barrier behavior by sic:h deposition on porous materials
WO2008112643A2 (en) * 2007-03-12 2008-09-18 Micron Technology, Inc. Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
US20120187570A1 (en) * 2010-10-26 2012-07-26 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841191A (en) * 1997-04-21 1998-11-24 Lsi Logic Corporation Ball grid array package employing raised metal contact rings
US7022546B2 (en) * 2000-12-05 2006-04-04 Analog Devices, Inc. Method and device for protecting micro electromechanical systems structures during dicing of a wafer
US6525407B1 (en) * 2001-06-29 2003-02-25 Novellus Systems, Inc. Integrated circuit package
US8088647B2 (en) * 2009-11-17 2012-01-03 Broadcom Corporation Bumping free flip chip process
US9679868B2 (en) * 2013-06-19 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Ball height control in bonding process
US9508701B2 (en) * 2013-09-27 2016-11-29 Freescale Semiconductor, Inc. 3D device packaging using through-substrate pillars

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001282A1 (en) * 2001-07-02 2003-01-02 Herman Meynen Metal barrier behavior by sic:h deposition on porous materials
WO2008112643A2 (en) * 2007-03-12 2008-09-18 Micron Technology, Inc. Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
US20120187570A1 (en) * 2010-10-26 2012-07-26 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks

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