CN106844256B - 一种基于多fpga的有源配电网实时仿真器内部接口设计方法 - Google Patents

一种基于多fpga的有源配电网实时仿真器内部接口设计方法 Download PDF

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CN106844256B CN201710096627.5A CN201710096627A CN106844256B CN 106844256 B CN106844256 B CN 106844256B CN 201710096627 A CN201710096627 A CN 201710096627A CN 106844256 B CN106844256 B CN 106844256B
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Abstract

一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括：1)将各子系统信息下载到对应FPGA中，对内部接口参数进行初始化；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各FPGA完成仿真计算；5)将每个FPGA待发送的数据进行串化和分配通道后，经高速收发器转换为高速串行数据，发送到目标FPGA；6)FPGA高速收发器接收高速串行数据并转换为并行数据，进一步完成数据的拼接和解串；7)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤3)。本发明在保证仿真器内部接口稳定性和通用性的同时，实现了仿真器内部数据通讯的正确性和高效性，为基于多FPGA的有源配电网实时仿真奠定了基础。

Description

一种基于多FPGA的有源配电网实时仿真器内部接口设计方法
技术领域
本发明涉及一种有源配电网实时仿真器接口设计方法。特别是涉及一种基于多FPGA的有源配电网实时仿真器内部接口设计方法。
背景技术
随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了较大的变化。有源配电网的新特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。
有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中进行，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。
有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择。并行处理器现场可编程门阵列(FieldProgrammable Gate Array，FPGA)为高性能有源配电网实时仿真器的开发提供了一种新的思路。
FPGA是一款具有固有并行性质的可编程逻辑器件，可实现大量线程的并行处理，通过采用流水线的操作方式，极大地提高了数字信号的处理速度。同时，FPGA的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互，使多FPGA联合仿真成为可能。
针对含大量电力电子以及非线性元件的有源配电网，要实现仿真步长在几个到十几个微秒之间的实时仿真，采用多个FPGA并行运行的方式提高底层硬件的计算能力，可以满足详细建模的有源配电网实时仿真的需求。
发明内容
本发明所要解决的技术问题是，提供一种能够满足FPGA之间大量数据高速有效稳定传输的一种基于多FPGA的有源配电网实时仿真器内部接口设计方法。
本发明所采用的技术方案是：一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括如下步骤：
1)在1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为N个子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到所对应的FPGA中，根据子系统之间的连接关系及数据接口，确定每个FPGA工作的全双工数据传输通道个数Mk，其中k＝1,2…N，各通道发送数据个数和接收数据个数分别为
Figure GDA0002097530050000021
和
Figure GDA0002097530050000022
其中lk＝1,2…Mk，以及每个FPGA的发送总数据个数
Figure GDA0002097530050000023
和接收总数据个数
Figure GDA0002097530050000024
2)在每个FPGA中生成实时仿真器驱动时钟clk_simk、发送通道并行时钟clk_tx_pk、发送通道串行时钟clk_tx_sk、接收通道并行时钟clk_rx_pk和接收通道串行时钟clk_rx_sk，设置每个FPGA的串化系数
Figure GDA0002097530050000025
解串系数
Figure GDA0002097530050000026
发送数据带宽
Figure GDA0002097530050000027
接收数据带宽
Figure GDA0002097530050000028
和FPGA中的高速收发器与FPGA架构之间的标准数据带宽
Figure GDA0002097530050000029
Figure GDA00020975300500000210
在FPGA中生成脉冲信号，对高速收发器复位，其中nk、mk、pk和qk均为整数；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)各FPGA完成步骤4)所述步长的仿真计算；
6)将每个FPGA中，发送总数据个数为
Figure GDA00020975300500000211
个，发送数据带宽为
Figure GDA00020975300500000212
位的仿真数据，在FPGA架构中进行串化，得到标准数据带宽为A位的发送数据，经发送通道选择器分配到FPGA的不同发送通道，将各通道中的标准数据带宽为A位的发送数据以实时仿真器驱动时钟clk_simk为写时钟，写入对应的先入先出队列
Figure GDA00020975300500000213
中，再以发送通道并行时钟clk_tx_pk为读时钟，从先入先出队列
Figure GDA00020975300500000214
中读出，用于实现发送数据的跨时钟域转化；
7)将从每个FPGA的先入先出队列
Figure GDA00020975300500000215
中读出的标准数据带宽为A位的发送数据，经FPGA中的高速收发器，转换为以发送通道串行时钟clk_tx_sk驱动的1位高速串行数据，FPGA的外部设备光电转换模块将1位高速串行数据转换为光信号，所述的光信号通过光纤进行传输；
8)每个FPGA的外部设备光电转换模块将各自接收到的光信号转换为以接收通道串行时钟clk_rx_sk驱动的1位高速串行数据，经FPGA中的高速收发器，转换为以接收通道并行时钟clk_rx_pk驱动的标准数据带宽为A位的接收数据；
9)将从每个FPGA的高速收发器得到的标准数据带宽为A位的接收数据，以接收通道并行时钟clk_rx_pk为写时钟，分别写入所述FPGA中所对应的先入先出队列
Figure GDA00020975300500000216
中，再以实时仿真器驱动时钟clk_simk为读时钟，从先入先出队列
Figure GDA00020975300500000217
中读出，用于实现接收数据的跨时钟域转化，将从先入先出队列
Figure GDA00020975300500000218
中读出的标准数据带宽为A位的接收数据，经接收通道选择器拼接为完整的待接收数据，在FPGA架构中进行解串，得到接收总数据个数为
Figure GDA00020975300500000219
个，接收数据带宽为
Figure GDA00020975300500000220
位的供实时仿真器使用的数据；
10)判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
11)判断仿真时间是否达到设定的仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
步骤6)中所述的串化，是引入串化系数
Figure GDA0002097530050000031
在每个FPGA中，将发送总数据个数为
Figure GDA0002097530050000032
个，发送数据带宽为
Figure GDA0002097530050000033
位的仿真数据写入存储器
Figure GDA0002097530050000034
中，依次重复读取每个仿真数据S次，其中，
Figure GDA0002097530050000035
每次截取仿真数据的第
Figure GDA0002097530050000036
到
Figure GDA0002097530050000037
位，其中
Figure GDA0002097530050000038
得到串化后的标准数据带宽为A位的发送数据。
步骤6)中所述的发送通道选择器是由Mk个存储器构成，在每个FPGA中，生成与串化后输出的标准数据带宽为A位的发送数据相对应的写地址信号addr_tx_wk，在实时仿真器驱动时钟clk_simk的每个周期内，选定采用同一发送通道发送的数据，通过写地址信号addr_tx_wk将数据写入与所述发送通道对应的存储器
Figure GDA0002097530050000039
中，所有数据写入存储器
Figure GDA00020975300500000310
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从各存储器
Figure GDA00020975300500000311
中读取数据，实现发送数据的多路分配。
步骤9)中所述的解串，是引入解串系数
Figure GDA00020975300500000312
在每个FPGA中，将接收通道选择器输出的标准数据带宽为A位的接收数据按每
Figure GDA00020975300500000313
个数据为一组，依次写入寄存器
Figure GDA00020975300500000314
的第
Figure GDA00020975300500000315
到
Figure GDA00020975300500000316
位，其中
Figure GDA00020975300500000317
得到解串后的接收总数据个数为
Figure GDA00020975300500000318
个，接收数据带宽为
Figure GDA00020975300500000319
位的接收数据。
步骤9)中所述的接收通道选择器是由1个存储器构成，在每个FPGA中，生成与从先入先出队列
Figure GDA00020975300500000320
中读出的标准数据带宽为A位的接收数据对应的写地址信号
Figure GDA00020975300500000321
其中写地址信号
Figure GDA00020975300500000322
的末尾数值与写地址信号
Figure GDA00020975300500000323
的首端数值连续，在实时仿真器驱动时钟clk_simk的每个周期内，通过写地址信号
Figure GDA00020975300500000324
将标准数据带宽为A位的接收数据依次写入存储器
Figure GDA00020975300500000325
中，所有接收数据写入
Figure GDA00020975300500000326
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从存储器
Figure GDA00020975300500000327
中按顺序读取数据，实现接收数据的多路拼接。
本发明的一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，充分考虑仿真器内部数据通讯的需求和自身硬件结构，发挥FPGA的高速I/O资源优势和硬件并行计算的技术优势，在保证仿真器内部接口稳定性和通用性的同时，实现了仿真器内部数据通讯的正确性和高效性，为基于多FPGA的有源配电网实时仿真奠定了基础。
附图说明
图1是仿真器内部接口的结构示意图；
图2是本发明一种基于多FPGA的有源配电网实时仿真器内部接口设计方法的流程图；
图3是基于多FPGA的有源配电网实时仿真平台；
图4是含光伏、蓄电池的有源配电网测试算例；
图5是光伏/蓄电池单元详细结构；
图6是光伏单元1并网点C相电压仿真结果；
图7是光伏单元2直流电压仿真结果；
图8是光伏/蓄电池单元直流电压仿真结果。
具体实施方式
下面结合实施例和附图对本发明的一种基于多FPGA的有源配电网实时仿真器内部接口设计方法做出详细说明。
如图2所示，本发明的一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，包括如下步骤：
1)在1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为N个子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到所对应的FPGA中，根据子系统之间的连接关系及数据接口，确定每个FPGA工作的全双工数据传输通道个数Mk，其中k＝1,2…N，各通道发送数据个数和接收数据个数分别为
Figure GDA0002097530050000041
和
Figure GDA0002097530050000042
其中lk＝1,2…Mk，以及每个FPGA的发送总数据个数
Figure GDA0002097530050000043
和接收总数据个数
Figure GDA0002097530050000044
2)在每个FPGA中生成实时仿真器驱动时钟clk_simk、发送通道并行时钟clk_tx_pk、发送通道串行时钟clk_tx_sk、接收通道并行时钟clk_rx_pk和接收通道串行时钟clk_rx_sk，设置每个FPGA的串化系数
Figure GDA0002097530050000045
解串系数
Figure GDA0002097530050000046
发送数据带宽
Figure GDA0002097530050000047
接收数据带宽
Figure GDA0002097530050000048
和FPGA中的高速收发器与FPGA架构之间的标准数据带宽
Figure GDA0002097530050000049
Figure GDA00020975300500000410
在FPGA中生成脉冲信号，对高速收发器复位，其中nk、mk、pk和qk均为整数；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)各FPGA完成步骤4)所述步长的仿真计算；
6)将每个FPGA中，发送总数据个数为
Figure GDA00020975300500000411
个，发送数据带宽为
Figure GDA00020975300500000412
位的仿真数据，在FPGA架构中进行串化，得到标准数据带宽为A位的发送数据，经发送通道选择器分配到FPGA的不同发送通道，将各通道中的标准数据带宽为A位的发送数据以实时仿真器驱动时钟clk_simk为写时钟，写入对应的先入先出队列
Figure GDA00020975300500000413
中，再以发送通道并行时钟clk_tx_pk为读时钟，从先入先出队列
Figure GDA00020975300500000414
中读出，用于实现发送数据的跨时钟域转化；
所述的串化，是引入串化系数
Figure GDA00020975300500000415
在每个FPGA中，将发送总数据个数为
Figure GDA00020975300500000416
个，发送数据带宽为
Figure GDA00020975300500000417
位的仿真数据写入存储器
Figure GDA00020975300500000418
中，依次重复读取每个仿真数据S次，其中，
Figure GDA00020975300500000419
每次截取仿真数据的第
Figure GDA00020975300500000420
到
Figure GDA00020975300500000421
位，其中
Figure GDA00020975300500000422
得到串化后的标准数据带宽为A位的发送数据。
所述的发送通道选择器是由Mk个存储器构成，在每个FPGA中，生成与串化后输出的标准数据带宽为A位的发送数据相对应的写地址信号addr_tx_wk，在实时仿真器驱动时钟clk_simk的每个周期内，选定采用同一发送通道发送的数据，通过写地址信号addr_tx_wk将数据写入与所述发送通道对应的存储器
Figure GDA0002097530050000051
中，所有数据写入存储器
Figure GDA0002097530050000052
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从各存储器
Figure GDA0002097530050000053
中读取数据，实现发送数据的多路分配。
7)将从每个FPGA的先入先出队列
Figure GDA0002097530050000054
中读出的标准数据带宽为A位的发送数据，经FPGA中的高速收发器，转换为以发送通道串行时钟clk_tx_sk驱动的1位高速串行数据，FPGA的外部设备光电转换模块将1位高速串行数据转换为光信号，所述的光信号通过光纤进行传输；
8)每个FPGA的外部设备光电转换模块将各自接收到的光信号转换为以接收通道串行时钟clk_rx_sk驱动的1位高速串行数据，经FPGA中的高速收发器，转换为以接收通道并行时钟clk_rx_pk驱动的标准数据带宽为A位的接收数据；
9)将从每个FPGA的高速收发器得到的标准数据带宽为A位的接收数据，以接收通道并行时钟clk_rx_pk为写时钟，分别写入所述FPGA中所对应的先入先出队列
Figure GDA0002097530050000055
中，再以实时仿真器驱动时钟clk_simk为读时钟，从先入先出队列
Figure GDA0002097530050000056
中读出，用于实现接收数据的跨时钟域转化，将从先入先出队列
Figure GDA0002097530050000057
中读出的标准数据带宽为A位的接收数据，经接收通道选择器拼接为完整的待接收数据，在FPGA架构中进行解串，得到接收总数据个数为
Figure GDA0002097530050000058
个，接收数据带宽为
Figure GDA0002097530050000059
位的供实时仿真器使用的数据；
所述的解串，是引入解串系数
Figure GDA00020975300500000510
在每个FPGA中，将接收通道选择器输出的标准数据带宽为A位的接收数据按每
Figure GDA00020975300500000511
个数据为一组，依次写入寄存器
Figure GDA00020975300500000512
的第
Figure GDA00020975300500000513
到
Figure GDA00020975300500000514
位，其中
Figure GDA00020975300500000515
得到解串后的接收总数据个数为
Figure GDA00020975300500000516
个，接收数据带宽为
Figure GDA00020975300500000517
位的接收数据。
所述的接收通道选择器是由1个存储器构成，在每个FPGA中，生成与从先入先出队列
Figure GDA00020975300500000518
中读出的标准数据带宽为A位的接收数据对应的写地址信号
Figure GDA00020975300500000519
其中写地址信号
Figure GDA00020975300500000520
的末尾数值与写地址信号
Figure GDA00020975300500000521
的首端数值连续，在实时仿真器驱动时钟clk_simk的每个周期内，通过写地址信号
Figure GDA00020975300500000522
将标准数据带宽为A位的接收数据依次写入存储器
Figure GDA00020975300500000523
中，所有接收数据写入
Figure GDA00020975300500000524
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从存储器
Figure GDA00020975300500000525
中按顺序读取数据，实现接收数据的多路拼接。
10)判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
11)判断仿真时间是否达到设定的仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
下面给出具体实例：
本实例中基于多FPGA的实时仿真器采用四块Altera公司的Stratix V系列FPGA5SGSMD5K2F40C2N及其配套官方开发板完成含光伏、蓄电池的有源配电网实时仿真。仿真平台如图3所示，各FPGA开发板之间采用光纤实现信号传输。整个实时仿真器通过125MHz的时钟驱动，发送通道并行时钟为125MHz，发送通道串行时钟为2500MHz，接收通道并行时钟为125MHz，接收通道串行时钟为2500MHz，FPGA之间单通道数据传输速率为2500Mbps。
测试算例为含光伏、蓄电池的有源配电网，如图4所示，在节点5、8、12处分别接入光伏/蓄电池单元和两个结构相同的单级式光伏发电单元，光伏/蓄电池单元的详细结构如图5所示。光伏单元中光伏电池采用单二极管等效电路模拟，蓄电池采用通用等效电路模型。光伏/蓄电池单元中，蓄电池通过DC/DC换流器与光伏电池并于直流母线，光伏电池采用双极形式，其DC/DC为Boost升压电路，光伏电压参考值设为750V。蓄电池组中的DC/DC采用双向Boost/Buck电路，当蓄电池放电时为Boost升压电路模式，当蓄电池充电时为Buck降压电路模式，蓄电池组用于维持母线电压恒定。逆变器采用PQ控制，维持整个混合系统的输出有功和无功功率恒定。光伏单元1和光伏单元2结构参数相同，逆变器采用Vdc-Q控制，温度设置为298K，光照强度为800W/m2，光伏电压参考值设为350V，无功功率参考值设为0Var。仿真场景设置为3s时光伏单元1并网点发生C相接地短路故障，0.2s后故障切除。
整个算例在多FPGA实时仿真器上进行仿真，其中网络部分占用FPGA1，光伏/蓄电池单元、光伏单元1和光伏单元2分别占用FPGA2、FPGA3和FPGA4，分布式电源与网络之间采用线路的贝瑞隆模型进行网络分割。FPGA1占用三个发送、接收通道，每个通道传输6个64位数据，共18个数据，串化系数为4，解串系数为4，FPGA中的高速收发器与FPGA架构之间的数据带宽为16。FPGA2、FPGA3与FPGA4各占用1个发送、接收通道，该通道传输6个64位数据，串化系数为4，解串系数为4，FPGA中的高速收发器与FPGA架构之间的标准数据带宽为16。FPGA1的通讯时间为0.680μs，FPGA2、FPGA3和FPGA4的通讯时间为0.488μs，仿真步长设置为3μs。
基于多FPGA的实时仿真器与商业软件PSCAD/EMTDC的仿真结果对比如图6～图8所示，仿真步长均为3μs。从图中可以看出，两个仿真系统给出的结果基本一致，从而验证了本专利提出的基于多FPGA的有源配电网实时仿真器内部接口设计的正确性。

Claims (1)

1.一种基于多FPGA的有源配电网实时仿真器内部接口设计方法，其特征在于，包括如下步骤：
1)在1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为N个子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到所对应的FPGA中，根据子系统之间的连接关系及数据接口，确定每个FPGA工作的全双工数据传输通道个数Mk，其中k＝1,2…N，各通道发送数据个数和接收数据个数分别为
Figure FDA0002379750420000011
和
Figure FDA0002379750420000012
其中lk＝1,2…Mk，以及每个FPGA的发送总数据个数
Figure FDA0002379750420000013
Figure FDA0002379750420000014
和接收总数据个数
Figure FDA0002379750420000015
2)在每个FPGA中生成实时仿真器驱动时钟clk_simk、发送通道并行时钟clk_tx_pk、发送通道串行时钟clk_tx_sk、接收通道并行时钟clk_rx_pk和接收通道串行时钟clk_rx_sk，设置每个FPGA的串化系数
Figure FDA0002379750420000016
解串系数
Figure FDA0002379750420000017
发送数据带宽
Figure FDA0002379750420000018
接收数据带宽
Figure FDA0002379750420000019
和FPGA中的高速收发器与FPGA架构之间的标准数据带宽
Figure FDA00023797504200000110
Figure FDA00023797504200000111
在FPGA中生成脉冲信号，对高速收发器复位，其中nk、mk、pk和qk均为整数；
3)设置仿真时刻t＝0，启动仿真；
4)仿真时间向前推进一个步长，t＝t+Δt；
5)各FPGA完成步骤4)所述步长的仿真计算；
6)将每个FPGA中，发送总数据个数为
Figure FDA00023797504200000112
个，发送数据带宽为
Figure FDA00023797504200000113
位的仿真数据，在FPGA架构中进行串化，得到标准数据带宽为A位的发送数据，经发送通道选择器分配到FPGA的不同发送通道，将各通道中的标准数据带宽为A位的发送数据以实时仿真器驱动时钟clk_simk为写时钟，写入对应的先入先出队列
Figure FDA00023797504200000114
中，再以发送通道并行时钟clk_tx_pk为读时钟，从先入先出队列
Figure FDA00023797504200000115
中读出，用于实现发送数据的跨时钟域转化；其中，
所述的串化，是引入串化系数
Figure FDA00023797504200000116
在每个FPGA中，将发送总数据个数为
Figure FDA00023797504200000117
个，发送数据带宽为
Figure FDA00023797504200000118
位的仿真数据写入存储器
Figure FDA00023797504200000119
中，依次重复读取每个仿真数据S次，其中，
Figure FDA00023797504200000120
每次截取仿真数据的第
Figure FDA00023797504200000121
到
Figure FDA00023797504200000122
位，其中
Figure FDA00023797504200000123
Figure FDA00023797504200000124
得到串化后的标准数据带宽为A位的发送数据；
所述的发送通道选择器是由Mk个存储器构成，在每个FPGA中，生成与串化后输出的标准数据带宽为A位的发送数据相对应的写地址信号addr_tx_wk，在实时仿真器驱动时钟clk_simk的每个周期内，选定采用同一发送通道发送的数据，通过写地址信号addr_tx_wk将数据写入与所述发送通道对应的存储器
Figure FDA00023797504200000125
中，所有数据写入存储器
Figure FDA00023797504200000126
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从各存储器
Figure FDA00023797504200000127
中读取数据，实现发送数据的多路分配；
7)将从每个FPGA的先入先出队列
Figure FDA0002379750420000021
中读出的标准数据带宽为A位的发送数据，经FPGA中的高速收发器，转换为以发送通道串行时钟clk_tx_sk驱动的1位高速串行数据，FPGA的外部设备光电转换模块将1位高速串行数据转换为光信号，所述的光信号通过光纤进行传输；
8)每个FPGA的外部设备光电转换模块将各自接收到的光信号转换为以接收通道串行时钟clk_rx_sk驱动的1位高速串行数据，经FPGA中的高速收发器，转换为以接收通道并行时钟clk_rx_pk驱动的标准数据带宽为A位的接收数据；
9)将从每个FPGA的高速收发器得到的标准数据带宽为A位的接收数据，以接收通道并行时钟clk_rx_pk为写时钟，分别写入所述FPGA中所对应的先入先出队列
Figure FDA0002379750420000022
中，再以实时仿真器驱动时钟clk_simk为读时钟，从先入先出队列
Figure FDA0002379750420000023
中读出，用于实现接收数据的跨时钟域转化，将从先入先出队列
Figure FDA0002379750420000024
中读出的标准数据带宽为A位的接收数据，经接收通道选择器拼接为完整的待接收数据，在FPGA架构中进行解串，得到接收总数据个数为
Figure FDA0002379750420000025
个，接收数据带宽为
Figure FDA0002379750420000026
位的供实时仿真器使用的数据；其中，
所述的解串，是引入解串系数
Figure FDA0002379750420000027
在每个FPGA中，将接收通道选择器输出的标准数据带宽为A位的接收数据按每
Figure FDA0002379750420000028
个数据为一组，依次写入寄存器
Figure FDA0002379750420000029
的第
Figure FDA00023797504200000210
Figure FDA00023797504200000211
到
Figure FDA00023797504200000212
位，其中
Figure FDA00023797504200000213
得到解串后的接收总数据个数为
Figure FDA00023797504200000214
个，接收数据带宽为
Figure FDA00023797504200000215
位的接收数据；
所述的接收通道选择器是由1个存储器构成，在每个FPGA中，生成与从先入先出队列
Figure FDA00023797504200000216
中读出的标准数据带宽为A位的接收数据对应的写地址信号
Figure FDA00023797504200000217
其中写地址信号
Figure FDA00023797504200000218
的末尾数值与写地址信号
Figure FDA00023797504200000219
的首端数值连续，在实时仿真器驱动时钟clk_simk的每个周期内，通过写地址信号
Figure FDA00023797504200000220
将标准数据带宽为A位的接收数据依次写入存储器
Figure FDA00023797504200000221
中，所有接收数据写入
Figure FDA00023797504200000222
结束后，以实时仿真器驱动时钟clk_simk为读时钟，从存储器
Figure FDA00023797504200000223
中按顺序读取数据，实现接收数据的多路拼接；
10)判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；
11)判断仿真时间是否达到设定的仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107786471B (zh) * 2017-10-23 2021-03-16 深圳市风云实业有限公司 多fpga芯片间数据处理方法及转换装置
CN108021741A (zh) * 2017-11-22 2018-05-11 天津大学 基于多fpga有源配电网多速率实时仿真器同步机制设计方法
CN108520105B (zh) * 2018-03-18 2020-01-07 天津大学 一种基于fpga的有源配电网多速率实时仿真方法
CN110765716A (zh) * 2019-12-06 2020-02-07 国微集团(深圳)有限公司 数字产品的仿真信号查看方法及系统
CN112287540B (zh) * 2020-10-28 2022-05-17 内蒙古电力(集团)有限责任公司内蒙古电力科学研究院分公司 一种风电场接入电网的电磁暂态联合仿真方法
CN115562069B (zh) * 2022-10-10 2024-10-01 国网河北省电力有限公司电力科学研究院 基于rt-lab的储能并网测试系统及其测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764795A (zh) * 2008-12-23 2010-06-30 中国科学院空间科学与应用研究中心 Ieee1394总线的链路层控制器
CN102340316A (zh) * 2011-09-07 2012-02-01 上海大学 基于fpga的微型空间过采样直流平衡串行解串器
CN103793562A (zh) * 2014-01-05 2014-05-14 天津大学 基于fpga的有源配电网暂态实时仿真系统设计方法
US9002693B2 (en) * 2012-01-02 2015-04-07 International Business Machines Corporation Wire like link for cycle reproducible and cycle accurate hardware accelerator
CN104639410A (zh) * 2013-11-13 2015-05-20 沈阳高精数控技术有限公司 一种现场总线光纤通信接口的设计方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102096648B (zh) * 2010-12-09 2013-08-14 深圳中兴力维技术有限公司 基于fpga的实现多路突发数据业务缓存的系统及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764795A (zh) * 2008-12-23 2010-06-30 中国科学院空间科学与应用研究中心 Ieee1394总线的链路层控制器
CN102340316A (zh) * 2011-09-07 2012-02-01 上海大学 基于fpga的微型空间过采样直流平衡串行解串器
US9002693B2 (en) * 2012-01-02 2015-04-07 International Business Machines Corporation Wire like link for cycle reproducible and cycle accurate hardware accelerator
CN104639410A (zh) * 2013-11-13 2015-05-20 沈阳高精数控技术有限公司 一种现场总线光纤通信接口的设计方法
CN103793562A (zh) * 2014-01-05 2014-05-14 天津大学 基于fpga的有源配电网暂态实时仿真系统设计方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A design and implementation of FPGA-based real-time simulator for distribution system with DG integration;Ding Chengdi，Li Peng，Wang Chengshan等;《2016 China International Conference on Electricity Distribution》;20160813;第1-6页 *
FPGA model of a High-frequency Power Electronic;Meka R，Sloderbeck M，Faruque M O，et al;《Proceedings of 2013 IEEE Electric Ship Technologies Symposium》;20131231;71-75页 *
基于FPGA 的高速串行码流接收器;袁建富，颜晗等;《纳米技术与精密工程》;20160531;1-5页 *

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