CN104063342A - 基于jesd204协议的ip核 - Google Patents
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Abstract
本发明提出的一种基于JESD204协议的IP核,旨在提供一种抗干扰能力强、传输速率高、不受码间串扰和同步影响的IP核。本发明通过下述技术方案予以实现:FPGA内含多个GTX接口,通过与模数转换器ADC芯片之间的一对差分信号线,以串行方式接收符合JESD204协议的数据,其特征在于:时钟产生单元产生所有其它功能单元所需的输入时钟;复位功能单元逻辑控制产生复位信号,接收控制状态机产生控制信号;物理层调用FPGA内高速串行收发器,将转换出的并行数据送入数据错误检测功能单元,并送入K码检测功能单元检测K码,把检测到的K码送给K码计数功能单元进行计数;链路同步功能单元根据K码检测功能单元的检测结果判断高速串行AD传输链路的同步状态,数据延时功能单元则将来自GTX的数据进行延时处理,把延时处理数据提供给K码代替功能单元。
Description
技术领域
本发明涉及一种能够实现AD采样数据串行传输协议JESD204协议的IP核。
背景技术
AD采样技术广泛用于航空、航天及地面通信设备中,在通信终端捕获到特定频段(如Ka/Ku频段,U/V频段等)信息时,需要对接收数据完成二次下变频,以恢复出数字基带数据。第一次下变频在通信终端信道模块内实现(通常由GHz变频MHz);第二次下变频,即通过高速AD采样技术,把MHz级模拟信号转换为数字信号后,完成解调。采样数据传输时,通常采用并行传输,即采样数据通过多位数据线进行传输,如AD9244,为14位采样精度ADC,它需要14bit(D0-D13)数据线传输,还需要相应的时钟(2bit)、使能(1bit)、控制(2bit)及状态指示(2bit)配合,即完成一个采样点数据传输,至少需要21bit信号线配合。这样带来的问题主要有二个:
1.由于数据为并行传输,并行传输必然存在码间的串扰和同步问题,故通常采样并行传输方式的模数转换器ADC芯片的采样频率不会高于100MHz,目前应用成熟的AD9244最高采样频率也只有65MHz,不能满足某些对高精度模数转换器ADC有需求的应用场合,如SAR雷达及宽带链;
2.数据并行传输时需要众多的信号线配合,故通常并行模数转换器ADC芯片,是单通道的,若需要实现多通道AD采样,只能采用多片模数转换器ADC芯片堆叠的方式,面积及体积大,不适于在空间受限的航空航天机载及星载环境中应用。
基于上述二个致命的缺点,JEDEC国际组织推出的AD/DA采样数据传输标准―JESD204,采用串行传输方式,减少了高速数据转换器(模数转换器ADC/DAC)与FPGA等处理器之间的数据传输接口以解决AD采样数据并行传输时的码间串扰和同步问题,且符合机载通信终端小型化的设计趋势。但JESD204协议目前在国内尚未有实现(通过文献查找方式核实),只掌握在国外少数几个公司之中,且以高价、通过网表文件(ngc文件)提供给国内的客户使用,增加了工程研制成本,不利于技术的升级。
发明内容
本发明的任务是针对现有技术AD采样数据并行传输方式存在的不足,提供一种抗干扰能力强、传输速率高、不受码间串扰和同步影响、符合机载通信终端小型化设计趋势的AD采样数据串行传输方式,能够支持目前最高为12.5Gbps接收速度,且可根据器件升级,进一步提升接收速度的JESD204协议的IP核。
本发明的上述目的可以通过以下措施来达到,一种基于JESD204协议的IP核,包括:利用可编程逻辑门阵列FPGA芯片实现JESD204IP的物理层、利用VHDL语言实现JESD204IP核的协议层,协议层基于用户输入时钟User_clk,利用时钟产生单元clk_gen产生所有其它功能单元所需的输入时钟,FPGA内含多个GTX接口,每个GTX接口通过与模数转换器ADC芯片之间的一对差分信号线,以串行方式接收数据,其特征在于:通过复位功能单元RESET逻辑控制产生复位信号RST,经接收控制状态机Rec_data_fsm产生控制信号control,以控制接收数据状态转换;物理层调用FPGA内高速串行收发器GTX,接收以差分电平形式串行传输来的AD采样数据AD_data_in,将转换出的并行数据AD_data_in送入数据错误检测功能单元Err_detector进行错误检测,并送入K码检测功能单元K_detector检测K码,K28.5,把检测到的K码送给K码计数功能单元K_count进行计数;链路同步功能单元Sync_fsm根据K码检测功能单元的检测结果判断高速串行模数转换AD传输链路的同步状态,AD传输链路同步后以Sync_out信号表示,数据延时功能单元Data_dly则将来自GTX的数据进行延时处理,把延时处理数据提供给K码代替功能单元K_replace,当K_replace检测到当前数据中含有特定数据K28.7字符,用前一个数据的低位字节代替特定数据K28.7字符,处理后的数据输出以data_out表示。
本发明相比于现有技术具有如下有益效果:
本发明FPGA通过与模数转换器ADC芯片之间的一对差分信号线,以串行方式接收数据,摈弃了传统的通过多位数据线,并行的传输方式,有效地避免了并行传输时的串扰问题,降低了数据的误码率;该IP核符合JESD204协议,IP核能够支持的接收速度目前最高为12.5Gbps,且可根据器件升级,进一步提升接收速度。
抗干扰能力强。由于采用了基于差分信号线的串行传输方式,有效地避免了并行传输时的串扰问题,降低了数据的误码率,使该IP核的抗干扰能力强进一步增强;
传输速度高。本发明实现的符合JESD204协议的IP核,其物理层是基于FPGA片内高速串行收发器GTX实现的,通过此IP核,可以串行方式正确接收符合JESD204协议的AD采样数据,目前GTX能支持的最高传输速度为12.5Gbps,且可根据器件升级,可支持更高的传输速度,而传统模数转换器ADC芯片采用并行传输方式,其传输速度最高不超过910Mbps(以AD9244芯片,65MHz采样率计算)。
支持多通道传输。本IP核在使用时,由于FPGA内含有多个GTX接口,每个GTX均可支持一个AD数据传输通道,故可同时调用多个IP核,为使用多通道传输提供了有效支撑,符合机载及星载通信终端的小型化设计趋势。
本发明在可编程逻辑门阵列FPGA内,基于高速串行收发器GTX、利用VHDL语言,根据JEDEC国际组织提供的JESD204协议标准,自主的实现JESD204协议的IP核,打破了国外对此技术的封锁。
附图说明
下面结合附图和实施进一步说明本发明。
图1是本发明的符合AD采样数据高速串行传输协议JESD204协议的IP核功能单元框图,
图中:复位功能单元简称为RESET,接收控制状态机简称为Rec_ctr_fsm,数据错误检测功能单元简称为Err_detector,链路同步功能单元简称为Sync_fsm,GTX为FPGA内高速串行收发器,K码检测功能单元简称为K_detector,数据延时功能单元简称为Data_dly,K码代替功能单元简称为K_replace。
具体实施方式
参阅图1。在可编程逻辑门阵列FPGA内基于FPGA片内高速串行收发器GTX实现JESD204IP的物理层、利用VHDL语言实现了JESD204IP核协议层。FPGA内含多个GTX接口,每个GTX接口通过与模数转换器ADC芯片之间的一对差分信号线,以串行方式接收数据。FPGA基于高速串行收发器GTX、利用VHDL语言,根据JEDEC国际组织提供的JESD204协议标准,实现JESD204协议的IP核。协议层基于用户输入时钟User_clk,利用时钟产生单元clk_gen产生所有其它功能单元所需的输入时钟,通过复位功能单元RESET逻辑控制产生复位信号RST,经接收控制状态机Rec_data_fsm产生控制信号control,以控制接收数据状态转换;物理层调用FPGA内高速串行收发器GTX,接收以差分电平形式串行传输来的模数转换AD采样数据AD_data_in,并转换为并行数据后,将该数据AD_data_in送入数据错误检测功能单元Err_detector进行错误检测,并送入K码检测功能单元K_detector检测K码(K28.5),把检测到的K码送给K码计数功能单元K_count进行计数;链路同步功能单元Sync_fsm根据K码检测功能单元的检测结果判断高速串行AD传输链路的同步状态,AD传输链路同步后以Sync_out信号表示,数据延时功能单元Data_dly则将来自GTX的数据进行延时处理,把延时处理数据提供给K码代替功能单元K_replace,当K_replace检测到当前数据中含有特定数据K28.7字符,用前一个数据的低位字节代替特定数据K28.7字符,处理后的数据输出,以data_out表示。
时钟频率计算。由于JESD204协议规定,AD采样数据传输时,必须通过8B/10B编码,即16bit数据编码为20bit。假设模数转换器ADC芯片的采样精度为Bbit,通常10≦B≦16,B<16时,低位补随机数,补至16bit,然后对16bit数据进行8B/10B编码,编码至20bit。假设模数转换器ADC芯片采样频率A=160MHz,则经8B/10B编码后的AD数据产生速度为160MHz×20bit=3.2Gbps,即GTX的传输速度为3.2Gbps,可参照FPGA公司提供的技术手册,设置GTX的时钟频率相关参数,使GTX稳定工作在3.2Gbps。
复位信号RST产生。FPGA内通过逻辑控制产生复位信号RST,且遵循以下原则,先复位GTX,待GTX复位完成后,复位模数转换器ADC,并配置相应的模数转换器ADC参数,待模数转换器ADC配置完成后,GTX可接收模数转换器ADC输出的采样数据,模数转换器ADC输出的采样数据以AD_data_in表示。
数据错误检测。GTX接收到模数转换器ADC芯片输出的采样数据,送给数据错误检测功能单元Err_detector,观测Err_detector的输出,其输出电平0表示无误码,输出电平1表示有误码,当Err_detector输出为0时,观测K码检测K_detector功能单元的输出。
K码检测。GTX接收到模数转换器ADC芯片输出的采样数据,送给K码检测K_detector功能单元,K_detector的输出,电平0表示接收到的数据为非K码,电平1表示接收到的数据为K码,并区分K28.5(0xBC)与K28.7(0xFC)。当数据为K28.5时,将数据送K码计数功能单元K_count。
K码计数。数据错误检测功能单元Err_detector及K码检测功能单元K_detector的输出与K码计数功能单元K_count输入端相连,当Err_detector输出为低电平0,且K_detector输出为高电平1且数据为K28.5时,触发K码计数功能单元K_count计数功能,K_count从0开始计数。
建立链路同步。K_count输出端连接链路同步功能单元Sync_fsm,当K码计数功能单元检测到K28.5字符不小于4个时,链路同步功能单元Sync_fsm判定链路同步,链路同步后,以同步指示信号Sync_out输出,送给模数转换器ADC芯片。
观测测试波形。FPGA通过其内配置的模数转换器ADC芯片的寄存器,使模数转换器ADC芯片输出特定的测试波形,如可使模数转换器ADC芯片输出A5A5,5A5A的测试波形。FPGA内通过Chipscope观测并验证接收到的采样数据为A5A5,5A5A。
AD采样数据输出。FPGA内通过配置模数转换器ADC芯片的寄存器,使模数转换器ADC芯片输出正常的采样数据。
K28.7码代替。根据JESD204协议规定,模数转换器ADC芯片输出正常的采样数据中会含有特定字符K28.7,当K_replace检测到当前数据中含有的特定数据K28.7字符时,用前一个数据的低位字节,代替当前数据中的特定数据K28.7字符,代替处理后的数据输出,以data_out表示,data_out即为对JESD204协议进行解析,输出的模数转换器ADC芯片的原始采样数据,送给其它模块,完成后续处理。
至此,基于JESD204协议的IP核设计完成。
以上所述,仅为本发明中的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉该技术的人在本发明所揭露的技术范围内,可理解想到将整个JESD204协议IP核的功能单元更换,调整,或增加、减少本发明中涉及到的部分功能单元,故这些都应涵盖在本发明的包含范围之内,因此,本发明的保护范围应该以权利要求书的保护范围为准。
Claims (10)
1.一种基于JESD204协议的IP核,包括:利用可编程逻辑门阵列FPGA芯片实现JESD204IP的物理层、利用VHDL语言实现JESD204IP核的协议层,协议层基于用户输入时钟User_clk,利用时钟产生单元clk_gen产生所有其它功能单元所需的输入时钟,FPGA内含多个GTX接口,每个GTX通过与模数转换器ADC芯片之间的一对差分信号线,以串行方式接收数据,其特征在于:复位功能单元RESET逻辑控制产生复位信号RST,经接收控制状态机Rec_data_fsm产生控制信号control,以控制接收数据状态转换;物理层调用FPGA内高速串行收发器GTX,接收以差分电平形式串行传输来的AD采样数据AD_data_in,将转换出的并行数据AD_data_in送入数据错误检测功能单元Err_detector进行错误检测,并送入K码检测功能单元K_detector检测K码,K28.5,把检测到的K码送给K码计数功能单元K_count进行计数;链路同步功能单元Sync_fsm根据K码检测功能单元的检测结果判断高速串行模数转换AD传输链路的同步状态,AD传输链路同步后以Sync_out信号表示,数据延时功能单元Data_dly则将来自GTX的数据进行延时处理,把延时处理数据提供给K码代替功能单元K_replace。
2.如权利要求1所述的基于JESD204协议的IP核,其特征在于:FPGA基于高速串行收发器GTX、利用VHDL语言,根据JEDEC国际组织提供的JESD204协议标准,实现JESD204协议的IP核。
3.如权利要求1所述的基于JESD204协议的IP核,其特征在于:GTX在时钟频率计算中,模数转换器ADC芯片采样精度设为Bbit,10≦B≦16,B<16时,对ADC芯片采样数据低位补随机数,补至16bit,然后对16bit数据进行8B/10B编码,编码至20bit。
4.如权利要求2所述的基于JESD204协议的IP核,其特征在于:设模数转换器ADC芯片采样频率A=160MHz,则经8B/10B编码后的AD数据产生速度为160MHz×20bit=3.2Gbps,则GTX的传输速度为3.2Gbps。
5.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在复位信号RST产生中,FPGA内通过逻辑控制产生复位信号RST,且遵循以下原则,先复位GTX,待GTX复位完成后,复位模数转换器ADC,并配置相应的模数转换器ADC参数,待模数转换器ADC配置完成后,GTX接收模数转换器ADC输出的采样数据,模数转换器ADC输出的采样数据以AD_data_in表示。
6.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在数据错误检测中,GTX接收到模数转换器ADC芯片输出的采样数据,送给数据错误检测功能单元Err_detector,观测Err_detector的输出,其输出电平0表示无误码,输出电平1表示有误码,当Err_detector输出为0时,观测K码检测K_detector功能单元的输出。
7.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在K码检测中,GTX接收到模数转换器ADC芯片输出的采样数据,送给K码检测K_detector功能单元,K_detector的输出,电平0表示接收到的数据为非K码,电平1表示接收到的数据为K码,并区分K28.5(0xBC)与K28.7(0xFC);当数据为K28.5时,将数据送K码计数功能单元K_count。
8.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在K码计数中,数据错误检测功能单元Err_detector及K码检测功能单元K_detector的输出与K码计数功能单元K_count输入端相连,当Err_detector输出为低电平0,且K_detector输出为高电平1且数据为K28.5时,触发K码计数功能单元K_count计数功能,K_count从0开始计数。
9.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在建立链路同步中,K_count输出端连接链路同步功能单元Sync_fsm,当K码计数功能单元检测到K28.5字符不小于4个时,链路同步功能单元Sync_fsm判定链路同步,链路同步后,以同步指示信号Sync_out输出,送给模数转换器ADC芯片。
10.如权利要求1所述的基于JESD204协议的IP核,其特征在于:在观测测试波形时,FPGA通过其内配置的模数转换器ADC芯片的寄存器,使模数转换器ADC芯片输出特定的测试波形,FPGA内通过Chipscope观测并验证接收到的采样数据为A5A5,5A5A交替连续的波形。
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
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