CN105354160A - 一种速率可配式fpga片间通信的连接方法及系统 - Google Patents

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Abstract

本发明提供一种速率可配式FPGA片间通信的连接方法及系统，所述方法包括：通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；每一个所述FPGA芯片均配置连接状态写寄存器和通道速率写寄存器，分别用于根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制通过与各自FPGA芯片对外收发数据的数据传输速率进行匹配，最终实现对板间数据链路的开关控制。本发明兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本。

Description

一种速率可配式FPGA片间通信的连接方法及系统
技术领域
本发明涉及FPGA技术领域，特别是涉及FPGA通信技术领域，具体为一种速率可配式FPGA片间通信的连接方法及系统。
背景技术
随着大规模集成电路的发展，数据的传输速率也在不断提高，以传统PCI总线技术为代表的并行I/O接口已无法满足网络和用户终端对高速I/O接口通信带宽的需求，高速串行通信技术成为主流。
以Serdes为代表的串行通信技术减少了所需信道和器件的引脚数量，单通道通信能力可达28Gbps，该技术对芯片设计过程中的板级验证方案提出了更高的要求。一种验证方案为将两块芯片的高速数据接口对接，进行板间的高速数据对通测试，来验证芯片设计中高速串行信号的通信能力。以Xilinx公司Vertex-7FPGA为例，其芯片高速串行收发器接口(GTX)的线速率范围为0.5Gbps-10.3Gbps，可作为高速I/O接口在验证中使用，该方法可对芯片设计的物理编码子层(PCS)和物理介质接入层(PMA)部分的设计进行数据流通断和多种环回验证。
芯片的设计过程中要经过多次修改，流片也要耗费高昂的成本。为了提高设计效率，相应的验证工作要做到尽可能地细致全面。一般的，需要对设计中存在的高速与低速部分分别验证，如果将不同的测试模型集成到一个环境里，可以有效缩短验证周期和设计成本。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种速率可配式FPGA片间通信的连接方法及系统，用于解决现有技术中FPGA测试验证时周期长、验证效率低的问题。
为实现上述目的及其他相关目的，本发明提供一种速率可配式FPGA片间通信的连接系统，所述速率可配式FPGA片间通信的连接系统包括：第一FPGA芯片，所述第一FPGA芯片内配置有：第一连接控制模块，用于根据接收到的外部输入指令控制所述第一FPGA芯片内的通道连接状态和通道速率；第一吉比特收发器，与所述第一连接控制模块相连，用于提供所述第一FPGA芯片对外收发数据的数据传输接口；第一应用功能模块，分别与所述第一连接控制模块和所述第一吉比特收发器相连，用于向所述第一吉比特收发器收发数据并将所述第一FPGA芯片对外收发数据的数据传输速率与所述第一FPGA芯片内的通道速率进行速率匹配；第二FPGA芯片，所述第二FPGA芯片内配置有：第二连接控制模块，用于控制所述第二FPGA芯片内的通道连接状态和通道速率；第二吉比特收发器，分别与所述第一FPGA芯片中的第一吉比特收发器和所述第二连接控制模块相连，用于提供所述第二FPGA芯片对外收发数据的数据传输接口；第二应用功能模块，分别与所述第二连接控制模块和所述第二吉比特收发器相连，用于向所述第二吉比特收发器收发数据并将所述第二FPGA芯片对外收发数据的数据传输速率与所述第二FPGA芯片内的通道速率进行速率匹配。
优选地，所述第一连接控制模块和所述第二连接控制模块均包括：连接状态写寄存器，分别用于控制各自所对应的FPGA芯片内的通道连接状态；通道速率写寄存器，与所述连接状态写寄存器相连，用于根据通道连接状态控制通道速率。
优选地，所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。
优选地，所述第一FPGA芯片和所述第二FPGA芯片通过协议握手的方式控制所述第一吉比特收发器和所述第二吉比特收发器之间的连接状态。
优选地，所述第一连接控制模块和所述第二连接控制模块分别通过SPI或I2C串行总线的方式接收外部输入指令。
为实现上述目的，本发明还提供一种速率可配式FPGA片间通信的连接方法，所述速率可配式FPGA片间通信的连接方法包括：通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；每一个所述FPGA芯片根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制各自FPGA芯片对外收发数据的数据传输速率。
优选地，在每一个所述FPGA芯片内均配置：用于控制FPGA芯片内的通道连接状态的连接状态写寄存器和用于根据通道连接状态控制通道速率的通道速率写寄存器。
优选地，所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。
优选地，两个FPGA芯片通过协议握手的方式控制两个吉比特收发器之间的连接状态。
优选地，所述FPGA芯片通过SPI或I2C串行总线的方式接收外部输入指令。
如上所述，本发明的一种速率可配式FPGA片间通信的连接方法及系统，具有以下有益效果：
本发明提出的一种速率可配式FPGA片间通信的连接方法和系统兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本；此外，本发明支持多通道数据并行收发，支持较大的传输速率窗口，同时可兼容多速率通信模式。本发明简单高效，具有较强的通用性和实用性。
附图说明
图1显示为本发明的速率可配式FPGA片间通信的连接方法的流程示意图。
图2显示为本发明的速率可配式FPGA片间通信的连接方法中实现通道通断控制的流程示意图。
图3显示为本发明的速率可配式FPGA片间通信的连接系统的结构示意图。
图4显示为本发明的速率可配式FPGA片间通信的连接系统的FPGA片间通信的示意图。
图5显示为本发明的速率可配式FPGA片间通信的连接系统中FPGA1发出数据的远端环回设计验证示意图。
图6显示为本发明的速率可配式FPGA片间通信的连接系统中FPGA2发出数据的远端环回设计验证示意图。
元件标号说明
1速率可配式FPGA片间通信的连接系统
11第一FPGA芯片
111第一连接控制模块
112第一应用功能模块
113第一吉比特收发器
12第二FPGA芯片
121第二连接控制模块
122第二应用功能模块
123第二吉比特收发器
S11～S12步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
本实施例的目的在于提供一种速率可配式FPGA片间通信的连接方法及系统，用于解决现有技术中FPGA测试验证时周期长、验证效率低的问题。以下将详细阐述本实施例的一种速率可配式FPGA片间通信的连接方法及系统的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的一种速率可配式FPGA片间通信的连接方法及系统。
如图1至图6所示，本实施例提供一种速率可配式FPGA片间通信的连接方法及系统，采用由外部访问内部寄存器的方式进行FPGA片间通信的连接，本实施例可用于验证高速串行通信芯片设计。
具体地，如图1所示，本实施例提供一种速率可配式FPGA片间通信的连接方法，用于支持板间(芯片间)数据流对通的设计验证过程中，所述速率可配式FPGA片间通信的连接方法包括以下步骤。
步骤S11，通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接，其中，在本实施例中，两个FPGA芯片通过协议握手的方式控制两个吉比特收发器之间的连接状态。在步骤S11中，连接过程的实现包括FPGA片间部分和片内部分，其中片间部分由两个FPGA芯片组成，片内部分由步骤S12实现。
具体地，将片间部分两个FPGA芯片的高速串行收发器(高速吉比特收发器(GTX))I/O接口相连。
步骤S12，每一个所述FPGA芯片根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制各自FPGA芯片对外收发数据的数据传输速率，更进一步地，还将FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率进行匹配。其中，在本实施例中，所述FPGA芯片通过SPI或I2C串行总线的方式接收外部输入指令。也就是说，其片间连接通路通断功能的实现具体由外部输入指令控制，通过输入外部指令的方式控制两个FPGA芯片间数据通信。
具体地，在本实施例中，在每一个所述FPGA芯片内均配置：用于控制FPGA芯片内的通道连接状态的连接状态写寄存器和用于根据通道连接状态控制通道速率的通道速率写寄存器。
其中，当所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或所述通道速率写寄存器控制所述通道速率位于支持低速数据传输模式的低速模式。
当所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。此外，数据传输通道的通断不仅与通道连接状态有关，还与通道速率与实际传输速率是否匹配有关，即FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率是否匹配有关，当FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率不匹配时，数据传输通道断开。
本实施例默认高速和低速两种速率可选，但不限于高速和低速两种传输速率模式，可以进行多种速率的配置，比如高中低速三种速率。
可见，本实施例提供的一种速率可配式FPGA片间通信的连接方法支持多通道数据并行收发，支持较大的传输速率窗口，同时可兼容多速率通信模式。
也就是说，在本实施例的步骤S12中，包括两个写寄存器：连接状态写寄存器和通道速率写寄存器，每一个FPGA芯片通过SPI或I2C串行总线从外部接收访问，采用写入寄存器的方式建立两个FPGA芯片的片间连接条件：当连接条件满足时则两个FPGA芯片对通，双向串行数据收发正常，否则链路中断。其中，具体地，在本实施例中，所述第一预设值为1，所述第二预设值为0，即连接状态用1和0来表示通断，通道支持高速和低速两种模式。如图2所示，在接收到外部控制指令后：
1)当连接状态写寄存器将连接状态置1，通道速率写寄存器通道速率设为高速，此时通道支持高速和低速两种数据传输模式。
2)当连接状态写寄存器将连接状态置1，通道速率写寄存器将通道速率设为低速，此时通道仅支持低速的数据传输模式。
3)当连接状态写寄存器连接状态置0，数据传输通路断开，此时通道速率的配置对整条工作链路无影响。
为使本领域技术人员进一步理解本实施例中的速率可配式FPGA片间通信的连接方法，以下将进一步说明本实施例中速率可配式FPGA片间通信的连接方法的实施过程。
首先，通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接起来，其中，两个FPGA芯片通过协议握手的方式控制两个吉比特收发器之间的连接状态。板级(两个FPGA芯片)的验证环境配置完毕后，通过输入外部控制指令的方式控制板间(两个FPGA芯片间)数据通信。当FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率不匹配时，数据传输通道断开。若对外收发数据的传输速率与所设通道速率匹配，则吉比特收发器正常收发数据，否则数据链路断开。当连接状态写寄存器将连接状态置1，此时通道处于连接状态，通道速率写寄存器将通道速率设为高速，此时数据传输支持高速和低速两种传输速率模式，当连接状态写寄存器将连接状态置1，通道速率写寄存器将通道速率设为低速，此时通道为低速通道，仅支持低传输速率的数据传输，若数据选用高速模式传输，则传输速率与通道速率不匹配，数据链路断开。当连接状态写寄存器将连接状态置0，板间连接状态断开，数据通路关闭，此时通道速率的配置对整条工作链路无影响。
为实现本实施例中的一种速率可配式FPGA片间通信的连接方法，本实施例还提供一种速率可配式FPGA片间通信的连接系统，具体地，如图3所示，所述速率可配式FPGA片间通信的连接系统1包括：第一FPGA芯片11和第二FPGA芯片12。即在所述速率可配式FPGA片间通信的连接系统1中，连接过程的实现包括FPGA片间部分和片内部分，其中片间部分由两个FPGA芯片组成，片内部分由两个FPGA内的具体功能模块实现。
具体地，如图3所示，所述第一FPGA芯片11内配置有：第一连接控制模块111，第一应用功能模块112以及第一吉比特收发器113。
如图4所示，所述第一连接控制模块111用于根据接收到的外部输入指令控制所述第一FPGA芯片11内的通道连接状态和通道速率；所述第一吉比特收发器113与所述第一连接控制模块111相连，用于提供所述第一FPGA芯片11对外收发数据的数据传输接口；所述第一应用功能模块112分别与所述第一连接控制模块111和所述第一吉比特收发器113相连，用于向所述第一吉比特收发器113收发数据并将所述第一FPGA芯片11对外收发数据的数据传输速率与所述第一FPGA芯片11内的通道速率进行速率匹配，即所述第一应用功能模块112的功能是决定数据传输速率。若对外数据的传输速率与第一连接控制模块111中所设通道速率匹配，则第一吉比特收发器113正常收发数据，否则数据链路断开。
其中，在本实施例中，所述第一连接控制模块111通过SPI或I2C串行总线的方式接收外部输入指令。也就是说，其片间连接通路通断功能的实现具体由外部输入指令控制，通过输入外部指令的方式控制第一FPGA芯片11和第二FPGA芯片12间数据通信。
具体地，如图3所示，所述第二FPGA芯片12内配置有：第二连接控制模块121，第二应用功能模块122以及第二吉比特收发器123。
如图4所示，所述第二连接控制模块121用于控制所述第二FPGA芯片12内的通道连接状态和通道速率；所述第二应用功能模块122分别与所述第二连接控制模块121和所述第二吉比特收发器123相连，用于向所述第二吉比特收发器123收发数据并将所述第二FPGA芯片12对外收发数据的数据传输速率与所述第二FPGA芯片12内的通道速率进行速率匹配，即所述第二应用功能模块122的功能是决定数据传输速率。若对外数据的传输速率与第二连接控制模块121中所设通道速率匹配，则第二吉比特收发器123正常收发数据，否则数据链路断开。所述第二吉比特收发器123分别与所述第一FPGA芯片11中的第一吉比特收发器113、所述第二连接控制模块121和所述第二应用功能模块122相连，用于提供所述第二FPGA芯片12对外收发数据的数据传输接口。
其中，在本实施例中，所述第二连接控制模块121通过SPI或I2C串行总线的方式接收外部输入指令。也就是说，其片间连接通路通断功能的实现具体由外部输入指令控制，通过输入外部指令的方式控制第一FPGA芯片11和第二FPGA芯片12间数据通信。
在本实施例中，第一FPGA芯片11和第二FPGA芯片12通过分别配置在第一FPGA芯片11和第二FPGA芯片12内的吉比特收发器相连。具体地，所述第一FPGA芯片11和所述第二FPGA芯片12通过协议握手的方式控制所述第一吉比特收发器113和所述第二吉比特收发器123之间的连接状态。即将片间部分两个FPGA芯片的高速串行收发器(高速吉比特收发器(GTX))I/O接口相连。
此外，在本实施例中，所述第一连接控制模块111和所述第二连接控制模块121均包括：连接状态写寄存器和通道速率写寄存器。
所述连接状态写寄存器分别用于控制各自所对应的FPGA芯片内的通道连接状态；所述通道速率写寄存器与所述连接状态写寄存器相连，用于根据通道连接状态控制通道速率。
其中，在本实施例中，所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或所述通道速率写寄存器控制所述通道速率位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。此外，数据传输通道的通断不仅与通道连接状态有关，还与通道速率与实际传输速率是否匹配有关，即FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率是否匹配有关，当FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率不匹配时，数据传输通道断开。
本实施例默认高速和低速两种速率可选，但不限于高速和低速两种传输速率模式，可以进行多种速率的配置，比如高中低速三种速率。可见，本实施例提供的一种速率可配式FPGA片间通信的连接方法支持多通道数据并行收发，支持较大的传输速率窗口，同时可兼容多速率通信模式。
也就是说，在本实施例的所述第一连接控制模块111和所述第二连接控制模块121均包括两个写寄存器：连接状态写寄存器和通道速率写寄存器，每一个FPGA芯片通过SPI或I2C串行总线从外部接收访问，采用写入寄存器的方式建立两个FPGA芯片的片间连接条件：当连接条件满足时则两个FPGA芯片对通，双向串行数据收发正常，否则链路中断。其中，具体地，在本实施例中，所述第一预设值为1，所述第二预设值为0，即连接状态用1和0来表示通断，通道支持高速和低速两种模式。如图2所示，在接收到外部控制指令后：
1)当连接状态写寄存器将连接状态置1，通道速率写寄存器通道速率设为高速，此时通道支持高速和低速两种数据传输模式。
2)当连接状态写寄存器将连接状态置1，通道速率写寄存器将通道速率设为低速，此时通道仅支持低速的数据传输模式。
3)当连接状态写寄存器连接状态置0，数据传输通路断开，此时通道速率的配置对整条工作链路无影响。
由上可见，本实施例中提供的一种速率可配式FPGA片间通信的连接系统1的实现由FPGA片内和片间两部分完成，其中片间部分由两块FPGA芯片(第一FPGA芯片11和第二FPGA芯片12)组成，每个FPGA芯片的片内部分由连接控制模块和应用功能模块组成。
为使本领域技术人员进一步理解本实施例中的速率可配式FPGA片间通信的连接系统1，以下将进一步说明本实施例中速率可配式FPGA片间通信的连接系统1的工作过程。
首先，通过分别配置在第一FPGA芯片11和第二FPGA芯片12内的第一吉比特收发器113和第二吉比特收发器123将第一FPGA芯片11和第二FPGA芯片12连接起来，其中，第一FPGA芯片11和第二FPGA芯片12通过协议握手的方式控制第一吉比特收发器113和第二吉比特收发器123之间的连接状态。板级(第一FPGA芯片11和第二FPGA芯片12)的验证环境配置完毕后，通过输入外部控制指令的方式控制板间(第一FPGA芯片11和第二FPGA芯片12间)数据通信。当各FPGA芯片对外收发数据的数据传输速率与FPGA芯片内的通道速率不匹配时，数据传输通道断开。当连接状态写寄存器将连接状态置1，此时通道处于连接状态，通道速率写寄存器将通道速率设为高速，此时数据传输支持高速和低速两种传输速率模式，当连接状态写寄存器将连接状态置1，通道速率写寄存器将通道速率设为低速，此时通道为低速通道，仅支持低传输速率的数据传输，若数据选用高速模式传输，则传输速率与通道速率不匹配，数据链路断开。当连接状态写寄存器将连接状态置0，板间连接状态断开，数据通路关闭，此时通道速率的配置对整条工作链路无影响。
此外，如图5和图6所示，本实施例中速率可配式FPGA片间通信的连接系统1不仅支持板间数据流对通的设计验证，同时还支持图5和图6中所示的分别从两片FPGA发出数据的远端环回验证环境。
综上所述，本发明提出的一种速率可配式FPGA片间通信的连接方法和系统兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本；此外，本发明支持多通道数据并行收发，支持较大的传输速率窗口，同时可兼容多速率通信模式。本发明简单高效，具有较强的通用性和实用性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种速率可配式FPGA片间通信的连接系统，其特征在于：所述速率可配式FPGA片间通信的连接系统包括：
第一FPGA芯片，所述第一FPGA芯片内配置有：
第一连接控制模块，用于根据接收到的外部输入指令控制所述第一FPGA芯片内的通道连接状态和通道速率；
第一吉比特收发器，与所述第一连接控制模块相连，用于提供所述第一FPGA芯片对外收发数据的数据传输接口；
第一应用功能模块，分别与所述第一连接控制模块和所述第一吉比特收发器相连，用于向所述第一吉比特收发器收发数据并将所述第一FPGA芯片对外收发数据的数据传输速率与所述第一FPGA芯片内的通道速率进行速率匹配；
第二FPGA芯片，所述第二FPGA芯片内配置有：
第二连接控制模块，用于控制所述第二FPGA芯片内的通道连接状态和通道速率；
第二吉比特收发器，分别与所述第一FPGA芯片中的第一吉比特收发器和所述第二连接控制模块相连，用于提供所述第二FPGA芯片对外收发数据的数据传输接口；
第二应用功能模块，分别与所述第二连接控制模块和所述第二吉比特收发器相连，用于向所述第二吉比特收发器收发数据并将所述第二FPGA芯片对外收发数据的数据传输速率与所述第二FPGA芯片内的通道速率进行速率匹配。
2.根据权利要求1所述的速率可配式FPGA片间通信的连接系统，其特征在于：所述第一连接控制模块和所述第二连接控制模块均包括：
连接状态写寄存器，分别用于控制各自所对应的FPGA芯片内的通道连接状态；
通道速率写寄存器，与所述连接状态写寄存器相连，用于根据通道连接状态控制通道速率。
3.根据权利要求2所述的速率可配式FPGA片间通信的连接系统，其特征在于：
所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。
4.根据权利要求1所述的速率可配式FPGA片间通信的连接系统，其特征在于：所述第一FPGA芯片和所述第二FPGA芯片通过协议握手的方式控制所述第一吉比特收发器和所述第二吉比特收发器之间的连接状态。
5.根据权利要求1所述的速率可配式FPGA片间通信的连接系统，其特征在于：所述第一连接控制模块和所述第二连接控制模块分别通过SPI或I2C串行总线的方式接收外部输入指令。
6.一种速率可配式FPGA片间通信的连接方法，其特征在于：所述速率可配式FPGA片间通信的连接方法包括：
通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；
每一个所述FPGA芯片根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制各自FPGA芯片对外收发数据的数据传输速率。
7.根据权利要求6所述的速率可配式FPGA片间通信的连接方法，其特征在于：在每一个所述FPGA芯片内均配置：用于控制FPGA芯片内的通道连接状态的连接状态写寄存器和用于根据通道连接状态控制通道速率的通道速率写寄存器。
8.根据权利要求7所述的速率可配式FPGA片间通信的连接方法，其特征在于：所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。
9.根据权利要求6所述的速率可配式FPGA片间通信的连接方法，其特征在于：两个FPGA芯片通过协议握手的方式控制两个吉比特收发器之间的连接状态。
10.根据权利要求6所述的速率可配式FPGA片间通信的连接方法，其特征在于：所述FPGA芯片通过SPI或I2C串行总线的方式接收外部输入指令。
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