CN114564432B - 一种基于fpga的高速数据sata接口新型验证模组及方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的高速数据SATA接口新型验证模组及方法，属于芯片验证中的FPGA原型验证领域。新型高速数据SATA接口的验证模组主要包括高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA模块。所述高速数据SATA接口控制模块主要是加载和解析高速数据协议；时钟转换模块是将参考时钟进行分频、处理；复位模块主要是控制链路数据传输的稳定性；K码检测模块主要作用是分析8B/10B编码之后、解码之前的数据；PMA模块主要用于数据的串行化和解串。本发明解决了在SATA接口的FPGA板级验证过程中无法快速定位错误的问题，提出了一种“验证+检测”的新型验证方法，提高了芯片验证效率以及IP复用率。

Description

一种基于FPGA的高速数据SATA接口新型验证模组及方法

技术领域

本发明涉及芯片验证技术领域，具体涉及一种基于FPGA的高速数据SATA接口新型验证模组及方法。

背景技术

鉴于芯片设计的复杂度提升， 成功设计一个芯片所牵扯的步骤与过程也愈加复杂，所需花费的资金与时间周期也成倍增加，在芯片制造出来之前，很多精力会花费在RTL代码验证工作上，另外软件的相关开发工作，也会在得到芯片前开始，这两方面都需要借助FPGA原型来模拟芯片的行为，帮助硬件开发和软件开发者，共同提升工作效率。

FPGA原型验证已是当前原型验证的主流且成熟的芯片验证方法——它通过将RTL移植到现场可编程门阵列（FPGA）来验证ASIC的功能，并在芯片的基本功能验证通过后就可以开始驱动的开发，一直到芯片Tape Out并回片后都可以进行驱动和应用的开发。

由于软件通常占设计工作量的一半以上，所以SoCRTL的FPGA实现也可以用作软件开发，硬件/软件协同验证和软件验证的基础，所有这些都在最终硅芯片可用之前完成。

所有这些因素都有助于降低设计成本并缩短上市时间，降低重新调整的风险。例如，已经在FPGA原型上得到广泛验证的软件应该更容易与来自晶圆厂的第一块硅相结合。FPGA原型也可用于设置任何可能的硅后调试路径。

但是，FPGA也是芯片产品，所以内部的信号无法直接观测。通常需要借助于FPGA的debug工具在生成Bit文件前选取要观察的信号。例如对SATA、PCIE等高速接口进行FPGA板级验证时，需要使用FPGA某些IP替换项目中高速接口的物理层，若验证出现问题很难去快速定位，这就导致每次替换IP后验证需要花费大量时间。

发明内容

针对现有技术的不足，本发明提供了一种基于FPGA的高速数据SATA接口新型验证模组及方法，以解决当使用FPGA某些IP替换项目中高速接口的物理层时出现问题无法快速定位的问题，降低增效，降低单独设计或单独购买IP的成本。为了解决这一问题，对高速接口的FPGA验证提出了一种“验证＋检测”的新型验证方法，方便验证人员发现问题时能够快速定位，缩短了验证时间，提高了IP验证的复用率，降低了验证成本。

本发明通过以下技术方案予以实现：

一种基于FPGA的高速数据SATA接口新型验证模组，包括：高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA模块；

所述高速数据SATA接口控制模块主要用于加载以及解析高速数据协议，且与所述PMA模块进行数据交互相连；

在发送通路中，所述时钟转换模块将发送时钟发送到所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将复位信号发送给所述PMA模块使其初始化，所述复位模块将PMA复位信号处理后发送给所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将并行数据发送至所述K码检测模块进行信号检测，所述K码检测模块再将并行数据发送给所述PMA模块进行串行化，最后将串行化数据传输到PMA的Serdes发送TX差分通路上；

在接收通路中，所述时钟转换模块将接收时钟发送到所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将复位信号发送给PMA模块使其初始化，所述复位模块将PMA复位信号处理后发送给所述高速数据SATA接口控制模块，所述PMA模块将Serdes接收RX差分通路上的串行数据解串后，发送给所述K码检测模块进行信号检测，所述K码检测模块再将并行数据发送给所述高速数据SATA接口控制模块。

优选的，所述时钟转换模块将参考时钟进行分频、处理，驱动所述高速数据SATA接口控制模块和所述PMA模块。

优选的，所述参考时钟首先经过IBUF_DS差分转单端后再进入BUFG_GT，输出一个GTrefclk作为所述PMA模块的参考时钟，另外一个输出经过锁相环二分频后输出发送时钟Phy_clk_asic和接收时钟Phy_clk_rbc，发送给所述高速数据SATA接口控制模块。

优选的，所述复位模块用于等所述PMA模块TX侧、RX侧均复位完成后，再将复位完成信号发送给所述高速数据SATA接口控制模块。

优选的，当同时检测到所述PMA模块TX侧初始化完成信号Txresetdone为1、且RX侧初始化完成信号Rxresetdone为1时，将1赋值给Gth_rst并发送给所述高速数据SATA接口控制模块，否则将0赋值给Gth_rst并发送给所述高速数据SATA接口控制模块。

优选的，所述K码检测模块分别检测所述高速数据SATA接口控制模块发送的并行数据和所述PMA模块发送的并行数据中是否有K码，最后将检测信号输出。

优选的，所述高速数据SATA接口控制模块将数据Tx_data传输到所述K码检测模块，所述K码检测模块对所述数据Tx_data进行检测；

所述数据Tx_data包括：COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM以及R_OK；

上述原语均由K码组成，其中COMRESET、COMINIT、COMWAKE为OOB序列，由ALIGN加上一段空闲信号组成；

SYNC原语的值为{D21.5，D21.5，D21.4，K28.3}；

ALIGN原语的值为{D27.3，D10.2，D10.2，K28.5}；

X_RDY原语的值为{D23.2，D23.2，D21.5，D28.3}；

R_RDY原语的值为{D10.2，D10.2，D21.4，D28.3}；

R_IP原语的值为{D21.2，D21.2，D21.5，K28.3}；

WTRM原语的值为{D24.2，D24.2，D21.5，K28.3}；

R_OK原语的值为{D21.1，D21.1，D21.5，K28.3}。

优选的：

Tx_K_det为10位的数据，复位值为10’b0，0到9位分别对应COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK；

若检测到Tx_data中有COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK信号，则Tx_K_det对应位置1，否则不变；之后再将Tx_data的值赋给Phy_tx_data，在发送时钟Phy_clk_asic同步下发送给所述PMA模块；

反之，所述PMA模块将并行数据Phy_rx_data传输到所述K码检测模块进行数据检测；

Rx_K_det为10位数据，复位值为10’b0，0到9位分别对应COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK；

若检测到Phy_rx_data中有K码，则Rx_K_det对应位置1，否则不变；之后再将Phy_rx_data的值赋给Rx_data，在接收时钟Phy_clk_rbc同步下发送给所述高速数据SATA接口控制模块。

本发明还提供了另一种技术方案：一种基于FPGA的高速数据SATA接口的新型验证方法，所述验证方法采用上述所述的基于FPGA的高速数据SATA接口新型验证模组设计搭建，包括如下步骤：

步骤S1：高速数据SATA接口控制模块的发送时钟由时钟转换模块将参考时钟二分频后得到，高速数据SATA接口控制模块的数据在发送时钟同步下传输到K码检测模块；

步骤S2：K码检测模块包含发送通路K码信号检测和接收通路K码信号检测，在发送通路下，K码检测模块会检测发送数据中的K码并将其输出，再将数据发送给PMA模块；

步骤S3：高速数据SATA接口控制模块的接收时钟由时钟转换模块将参考时钟二分频后得到，K码检测模块检测PMA模块传输过来的数据；

步骤S4：在接收通路下，K码检测模块将数据在接收时钟同步下传输到高速数据SATA接口控制模块。

本发明的有益效果为：

本发明的一种基于FPGA的高速数据SATA接口新型验证模组及方法将验证和检测相结合，解决了高速数据SATA接口替换物理媒体层IP后的验证过程中，无法快速定位错误的问题；方便验证人员发现问题时能够快速定位，缩短了验证时间，提高了IP验证的复用率，降低了验证成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的基于FPGA的高速数据SATA接口新型验证方法原理框图；

图2是本发明的时钟转换模块的原理框图；

图3是本发明的K码检测模块的原理框图；

图4是本发明的复位模块的原理框图。

实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例

请参阅图1所示，本发明的技术方案提供了一种高速数据SATA接口新型验证模组的实施例，包括高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA（物理介质接入）模块。

进一步地，如图1所述基于FPGA的高速数据SATA接口新型验证方法原理框图，高速数据SATA接口控制模块主要是加载以及解析高速数据协议，且与PMA模块进行数据交互相连。在发送通路中，时钟转换模块将参考时钟进行分频、处理，将发送时钟Phy_clk_asic发送给高速数据SATA接口控制模块，再将参考时钟GTrefclk发送给PMA模块；高速数据SATA接口控制模块将复位信号发送给PMA模块，等到PMA模块的TX侧、RX侧均初始化稳定后，复位模块将PMA模块复位完成信号Gth_rst发送给高速数据SATA接口控制模块，SATA接口控制模块再将发送数据Tx_data发送到K码检测模块；K码检测模块检测Tx_data中的K码并将其输出，再将发送数据Phy_tx_data发送到PMA模块进行串行化处理，最后将串行的数据传输到PMA的Serdes发送TX差分通路上；在接收通路中，时钟转换模块将参考时钟进行分频、处理，将接收时钟Phy_clk_rbc发送给高速数据SATA接口控制模块，再将参考时钟GTrefclk发送给PMA模块；高速数据SATA接口控制模块将复位信号发送给PMA模块，等到PMA模块的TX侧、RX侧均初始化稳定后，复位模块将PMA模块复位完成信号Gth_rst发送给高速数据SATA接口控制模块，PMA模块将Serdes接收RX差分通路上的串行数据解串后，将数据发送给K码检测模块进行信号检测，K码检测模块再将并行数据发送给高速数据SATA接口控制模块。PMA模块将Serdes接收RX差分通路上的串行数据解串后，发送给K码检测模块进行信号检测，K码检测模块再将并行数据发送给高速数据SATA接口控制模块。

进一步地，如图2所述时钟转换模块原理框图。差分参考时钟首先经过IBUF_DS差分转单端后再进入BUFG_GT，输出一个GTrefclk作为PMA模块的参考时钟，另外一个输出经过锁相环二分频后输出发送时钟Phy_clk_asic和接收时钟Phy_clk_rbc发送给高速数据SATA接口控制模块。

进一步地，如图3所述K码检测模块原理框图，K码检测模块主要作用是分析8B/10B编码之后、解码之前的数据。高速数据SATA接口控制模块将数据Tx_data传输到K码检测模块，K码检测模块对Tx-data进行检测，包括COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK。这些原语均由K码组成，其中COMRESET、COMINIT、COMWAKE为OOB序列，由ALIGN加上一段空闲信号组成；SYNC的值为{D21.5，D21.5，D21.4，K28.3}，ALIGN原语的值为{D27.3，D10.2，D10.2，K28.5}，X_RDY的值为{D23.2，D23.2，D21.5，D28.3}，R_RDY的值为{D10.2，D10.2，D21.4，D28.3}，R_IP的值为{D21.2，D21.2，D21.5，K28.3}，WTRM的值为{D24.2，D24.2，D21.5，K28.3}，R_OK的值为{D21.1，D21.1，D21.5，K28.3}。Tx_K_det为10位的数据，复位值为10’b0，0到9位分别对应COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK，若检测到Tx-data中有COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK信号，则Tx_K_det对应位置1，否则不变，之后再将Tx-data的值赋给Phy_tx_data，在发送时钟Phy_clk_asic同步下发送给PMA模块。反之，PMA模块将并行数据Phy_rx_data传输到K码检测模块进行数据检测。Rx_K_det为10位数据，复位值为10’b0，0到9位分别对应COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM、R_OK，若检测到Phy_rx_data中有K码，则Rx_K_det对应位置1，否则不变，之后再将Phy_rx_data的值赋给Rx_data，在接收时钟Phy_clk_rbc同步下发送给高速数据SATA接口控制模块。

进一步地，如图4所述复位模块原理框图。当同时检测到PMA模块TX侧初始化完成信号Txresetdone为1且RX侧初始化完成信号Rxresetdone为1时，将1赋值给Gth_rst并发送给高速数据SATA接口控制模块，否则将0赋值给Gth_rst并发送给高速数据SATA接口控制模块。

实施例

本发明的技术方案还提供了另一种实施例：一种基于FPGA的高速数据SATA接口的新型验证方法，包括如下步骤：

步骤S1：高速数据SATA接口控制模块的发送时钟由时钟转换模块将参考时钟二分频后得到，高速数据SATA接口控制模块的数据在发送时钟同步下传输到K码检测模块；

步骤S2：K码检测模块包含发送通路K码信号检测和接收通路K码信号检测，在发送通路下，K码检测模块会检测发送数据中的K码并将其输出，再将数据发送给PMA模块；

步骤S3：高速数据SATA接口控制模块的接收时钟由时钟转换模块将参考时钟二分频后得到，K码检测模块检测PMA模块传输过来的数据；

步骤S4：在接收通路下，K码检测模块将数据在接收时钟同步下传输到高速数据SATA接口控制模块。

本发明的一种基于FPGA的高速数据SATA接口新型验证模组及方法将验证和检测相结合，解决了高速数据SATA接口替换物理媒体层IP后的验证过程中，无法快速定位错误的问题。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (4)

1.一种基于FPGA的高速数据SATA接口新型验证模组，其特征在于，包括：高速数据SATA接口控制模块、时钟转换模块、复位模块、K码检测模块以及PMA模块；

所述高速数据SATA接口控制模块主要用于加载以及解析高速数据协议，且与所述PMA模块进行数据交互相连；

在发送通路中，所述时钟转换模块将发送时钟发送到所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将复位信号发送给所述PMA模块使其初始化，所述复位模块将PMA复位信号处理后发送给所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将并行数据发送至所述K码检测模块进行信号检测，所述K码检测模块再将并行数据发送给所述PMA模块进行串行化，最后将串行化数据传输到PMA的Serdes发送TX差分通路上；

在接收通路中，所述时钟转换模块将接收时钟发送到所述高速数据SATA接口控制模块，所述高速数据SATA接口控制模块将复位信号发送给PMA模块使其初始化，所述复位模块将PMA复位信号处理后发送给所述高速数据SATA接口控制模块，所述PMA模块将Serdes接收RX差分通路上的串行数据解串后，发送给所述K码检测模块进行信号检测，所述K码检测模块再将并行数据发送给所述高速数据SATA接口控制模块；

所述时钟转换模块将参考时钟进行分频、处理，驱动所述高速数据SATA接口控制模块和所述PMA模块；

所述参考时钟首先经过IBUF_DS差分转单端后再进入BUFG_GT，输出一个GTrefclk作为所述PMA模块的参考时钟，另外一个输出经过锁相环二分频后输出发送时钟Phy_clk_asic和接收时钟Phy_clk_rbc，发送给所述高速数据SATA接口控制模块；

所述K码检测模块分别检测所述高速数据SATA接口控制模块发送的并行数据和所述PMA模块发送的并行数据中是否有K码，最后将检测信号输出；

所述高速数据SATA接口控制模块将数据Tx_data传输到所述K码检测模块，所述K码检测模块对所述数据Tx_data进行检测；

所述数据Tx_data包括：COMRESET、COMINIT、COMWAKE、SYNC、ALIGN、X_RDY、R_RDY、R_IP、WTRM以及R_OK；

上述原语均由K码组成，其中COMRESET、COMINIT、COMWAKE为OOB序列，由ALIGN加上一段空闲信号组成；

SYNC原语的值为{D21.5，D21.5，D21.4，K28.3}；

ALIGN原语的值为{D27.3，D10.2，D10.2，K28.5}；

X_RDY原语的值为{D23.2，D23.2，D21.5，D28.3}；

R_RDY原语的值为{D10.2，D10.2，D21.4，D28.3}；

R_IP原语的值为{D21.2，D21.2，D21.5，K28.3}；

WTRM原语的值为{D24.2，D24.2，D21.5，K28.3}；

R_OK原语的值为{D21.1，D21.1，D21.5，K28.3}。

2.根据权利要求1所述的一种基于FPGA的高速数据SATA接口新型验证模组，其特征在于，所述复位模块用于等所述PMA模块TX侧、RX侧均复位完成后，再将复位完成信号发送给所述高速数据SATA接口控制模块。

3.根据权利要求2所述的一种基于FPGA的高速数据SATA接口新型验证模组，其特征在于，当同时检测到所述PMA模块TX侧初始化完成信号Txresetdone为1、且RX侧初始化完成信号Rxresetdone为1时，将1赋值给Gth_rst并发送给所述高速数据SATA接口控制模块，否则将0赋值给Gth_rst并发送给所述高速数据SATA接口控制模块。

4.一种基于FPGA的高速数据SATA接口的新型验证方法，所述验证方法采用权利要求1-3任一项所述的基于FPGA的高速数据SATA接口新型验证模组设计搭建，其特征在于，包括如下步骤：

步骤S1：高速数据SATA接口控制模块的发送时钟由时钟转换模块将参考时钟二分频后得到，高速数据SATA接口控制模块的数据在发送时钟同步下传输到K码检测模块；

步骤S2：K码检测模块包含发送通路K码信号检测和接收通路K码信号检测，在发送通路下，K码检测模块会检测发送数据中的K码并将其输出，再将数据发送给PMA模块；

步骤S3：高速数据SATA接口控制模块的接收时钟由时钟转换模块将参考时钟二分频后得到，K码检测模块检测PMA模块传输过来的数据；

步骤S4：在接收通路下，K码检测模块将数据在接收时钟同步下传输到高速数据SATA接口控制模块。

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