JP5174357B2 - 組込み自己試験及びデバッグ機能を有する同時コードチェッカー及びハードウエア効率的高速i/o - Google Patents
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Description
本出願は、Chinsong Sul、Hoon Choi、及びGijung Ahnにより2006年1月20日出願の「同時コードチェッカー」という名称の米国特許仮出願第60/760,601号の「35 U.S.C §119」の下での恩典を請求するものであり、この出願は、引用によって組み込まれている。
本出願はまた、発明者Chinsong Sulの名において2006年6月27日出願の「プログラマブル試験クロックコントローラを用いて電子回路を走査ベースで試験するための設定可能な試験クロックを発生させる試験クロック制御構造」という名称の米国一般特許出願第11/476,457号に対する「35 U.S.C §120」の下での恩典を請求するものであり、この出願は、引用によって組み込まれている。
本発明は、一般的に高速データ伝送エラーに関して試験するためのシステム、装置、及び方法に関し、より具体的には、同時コードチェッカーを用いてエラーに関してデータストリームを検査するためのシステム、装置、及び方法、並びに同時コードチェッカー論理回路の最適化に関する。
「高速入出力(HSIO)」のための最も一般的な組込み試験は、2つの同一「擬似乱数バイナリシーケンス(PRBS)」発生器を用いており、一方は送信機(TX)に設けられ、他方は受信機(RX)に設けられる。両方のPRBSは、同期させる必要があり、それによってTXが発生させるものをRXが正確に複製することを可能にする。RXは、受信データ伝送を予想したものと比較し、受信データ伝送と試験データセットにおいて発生させた伝送との間に差異がある場合は失敗を識別する。PRBSによって発生させた又は検査されたテストパターンは、用いるLFSR多項式によって制限される。PRBSで用いられるLFSRは、通常は擬似乱数パターンの単一シーケンスを供給することができる。付加的なパターンが必要な場合は、それらは、余分なハードウエアを追加することによって実施することができる。
従って、従来のPRBSの問題及び制限を克服するためのシステム及び方法に対する必要性が残っている。
別の態様では、本発明は、到着直列化及び符号化済みデータを符号化済みデータパケットに非直列化するように構成された並列化機構と、データパケットが無効であるか否かを判断するように構成されたコードブックと、データパケットが無効であり、データパケットを符号化するために用いられる符号化手法の仕様に反しているかを検査するように構成された仕様論理と、符号化済みデータパケットが無効である場合に、作動時に伝送エラーを登録するためのデータパケットエラー論理とを含む受信機を提供する。
本発明のこれら及び他の態様は、添付の説明及び図面に照らして明らかになるであろう。
本発明の実施形態は、図に示されている。しかし、実施形態及び図は、限定ではなく例示的なものであり、それらは、本発明の実施例を提供するものである。
集積回路(IC)は、絶えずコスト及びサイズの圧力下にある。「高速入出力(HSIO)」装置は、HSIO装置の試験がより困難であり、専用の高性能自動試験機器(ATE)を必要とする可能性があるために特に問題になる可能性がある。
復号器106は、連結された並列化機構102から受信する符号化済みデータパケットを復号化するように構成されている。復号器106は、公知の又は便利なあらゆる装置及び/又はシステムに復号化済みデータを送信することができる。符号化済みデータパケットは、公知の又は便利なあらゆる方式で符号化することができる。
本明細書に提供する説明に鑑みて、異なる個数及び/又は組の式を例えばIBMの5B/6B、4B/6Bのような異なる符号化手法、又は他の符号化手法と共に用いることができることが認められるであろう。
並列化機構202は、直列化データ伝送を受信するように構成されている。並列化機構202は、C3(204)に連結され、受信したデータパケットをC3(204)に送信する。並列化機構202とC3(204)の連結は、公知又は便利なあらゆる方式におけるものとすることができる。1つの非限定的な実施形態では、連結又は接続は、データバスとして実施される。
任意的な試験クロック制御構造(TCCS)208は、エラー又は失敗の原因を追求するために、内部レジスタの調査を目的としてクロックを停止するために用いることができる。TCCS208は、公知又は便利なあらゆる方法で実施することができる。一部の例示的な実施形態では、TCCSは、データバスクロックを制御するように構成されている。
一部の例示的な実施形態では、便宜上仕様2と呼ぶことができるデータストリームのRD(試験)仕様は、P1∨P2と定義することができ、ここで、k>0に対して、P1={(RD(ci^si-1)=RD(si-1))∧(ci∈RDu∩C0)}及びP2={(RD(ci^si-1)=−RD(si-1))∧(ci∈RDu∩Cdc)}であり、^は、データストリームの連結を意味し、dc=−2RD(si-1)である。一部の例示的な実施形態では、P2は、RD仕様1を含む。一部の例示的な実施形態では、RD仕様1及び2は、DC仕様を精緻化するために用いられ、より大量のエラーの検出が可能になる。
C3論理404は、入力として到着コードワードを受信する。C3は、無効性に対してコードワードを検査することができ、DC/RDのFSM406に渡されるコードワードに関するDC及び/又はRD値を生成する。一部の例示的な実施形態では、入力データストリームの開始を同期させるために、C3論理は、コードワード有効性及びDC値をCDD402に供給することができる。一部の例示的な実施形態では、DC/RD同期を追跡するために、C3論理は、DC及び/又はRD値をDC/RDのFSMに供給することができる。一部の例示的な実施形態では、CDDが有効コードワード境界を検出する時に、CDDは、DC/RDのFSM、BERカウンタ、及び/又はクロック停止回路を使用可能にすることができる。
Dフリップフロップ412は、クロック停止信号をアクティブ化及び非アクティブ化することができる制御フリップフロップを表している。一部の例示的な実施形態では、制御フリップフロップは、「IC間」バス(I2C)を通じて外部からアクセス可能であり、又は内部で制御することができる。
一部の例示的な実施形態では、FSM600は、無効DC値及び無効RD値の部分集合の判断を可能にする。無効値に到達した場合、FSM600は、「失敗」状態に入る。「同期」状態は、FSM600の状態を示し、新しいデータストリームを受信する時又はFSMがエラー(失敗)状態から回復している時に、正しいDC又はRD状態へと同期化するための待機状態として用いられる。
図10は、例示的C3論理1000を示す図である。C3論理1000は、コードエラーチェッカー(CEC)1002及びDC計算論理1004を含む。
一部の例示的な実施形態では、図10に示すC3論理1000は、図9のC3論理902として用いることができる。コードエラーチェッカー(CEC)1002は、FSM904に渡されるコードワードを確認し、すなわち、FSM904が有効入力コードワードのみを受信することになるという仮定の下で作動することを可能にする。一部の例示的な実施形態では、コードワード内でエラーが発生する可能性があるが、修正コードワードは、データストリームコンテキストがなければ依然として技術的には有効であると考えることができ、コードワードがデータストリームコンテキストにおいて無効であるか否かを判断するためにエラーチェッカーによって確認され、FSMに送信されることになる。例示的な実施形態では、コードワードが無効の時には、コードエラーチェッカー1002は、「無効」信号をアサートし、FSM904を失敗又はエラー状態へと強制移行させる。すなわち、特定的な実施形態では、コードエラーチェッカー信号が無効信号をアサートする場合は、DC又はRD計算回路の出力は「無指定」状態にある。ある一定の例示的な実施形態では、無効コードワードに遭遇した場合にDC/RD計算回路において論理回路(又はハードウエア)を最小にするために無指定信号の使用を利用することができる。一部の例示的な実施形態では、DC計算回路、RD計算回路、及び/又は他の何らかのDC/RDの組合せ計算回路が有効出力を生成すべきである要求状態の個数を減少することによって縮小が可能である。
FSM1104は、用いる符号化手法に従って1つ又はそれよりも多くの有限状態機械を用いてデータストリームの状態をモデル化する。例えば、データストリームのRDは、IBMの8B/10B符号化手法に従って図6a及び6bにおいて上述したFSMモデルのようにモデル化することができる。FSM1104の状態は、C3論理1102から受信する値によって更新される。検査されるべきDC仕様又はRD仕様の選択を与えるために、制御信号DC/RDを加えることができる。一部の例示的な実施形態では、コードエラーチェッカーを使用可能又は使用不可にするために、制御信号CEC_enを加えることができる。表6は、可能な制御信号の一部の例示的な実施形態を提供している。
DC論理1206は、コードワードのDC値を判断するように設定することができる。例えば、コードワードが1よりも2個多い0を有する場合は、DC値は−2である。DC論理1206及びRD型論理1204は、マッピング論理1208と連結することができる。マッピング論理1208は、DC論理1206及びRD型論理1204によって生成された値をマップすることができ、FSMによる使用のためにその結果をバイナリ値にマップすることができ、データストリームの状態をモデル化するものである。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、方法が、最初に通常システムを開始する段階、及びその後このシステムをオンライン試験モードに設定する段階を更に含むことを提供することができる。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、試験モードがオンライン試験モードを含むことを提供することができる。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、少なくとも1つのレジスタが複数の「IC間」バス(I2C)レジスタを含むことを提供することができる。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、試験制御ユニットの使用不可段階が、I2Cを通じて使用不可信号をプログラムすることによって達成されることを提供することができる。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、方法が、エラー数を現場におけるチャンネル品質の指標として判断するために、BERカウンタの内容又は計数値を観測する段階を更に含むことを提供することができる。
同時コードチェッカー(C3)論理の機能を試験する方法の別の実施形態では、本方法は、システムが作動中にプログラムする段階が実施されることを提供することができる。
C3回路に適用する本発明で提案する無指定手法の結果、RDT及びDC出力機能のそれぞれに対して、合計1024個から816(117+44+117+186+352)個の出力無指定及び582(44+186+352)個の出力無指定が生じる。従って、この提案手法は、RDT機能に対して816/1024=0.7968又はほぼ80%、DC出力機能に対してほぼ57%だけ特定入力個数を低減している。これらは、特定の例示的設計に関する個数であり、多少異なる個数の合計無指定数が代替的な設計に対する合計数を表すことができることは認められるであろう。いかなる場合にも、結果として生まれる論理及び半導体実施における対応する半導体面積の低減は、有意であるとすることができる。
上述の実施例及び実施形態は、例示的なものであり、本発明の範囲を限定するものではないことを当業者は認めるであろう。本明細書を読解して図面の考察が行われると当業者に明らかであるこれらに対する全ての置換、強化、均等物、及び改善は、本発明の真の精神及び範囲に含まれるものとする。従って、特許請求の範囲は、全てのそのような修正、置換、及び均等物が本発明の真の精神及び範囲に該当するように意図されたものである。
102 並列化機構
104 同時コードチェッカー(C3)
106 復号器
Claims (25)
- 組込み自己試験及びデバッグ機能を有する高速入出力(HSIO)受信機において、
(i)通常機能モードのオンライン試験モード、(ii)オフライン試験モード、及び、(iii)デバッグ試験モードの1つから作動モードを選択する作動モード設定論理を備え、
前記オンライン試験モードは、通常機能モード環境により近い状態で試験が行われるように、現場でシステムの他の構成要素が同時に作動している状態でビット誤り率(BER)の測定を可能にするとともに、送信機と受信機の間のチャンネル品質の測定を含むビット誤り率(BER)の測定を可能にすることを含み、
前記オフライン試験モードは、通常機能作動中に作動可能なシステムの要素をすべて試験しない集積回路(IC)生産試験モードから成り、オンライン作動時に現れない試験仕様及び有効コードワードの使用を許可し、そして
前記デバッグ試験モードは、エラーが発生した時の受信機の停止状態に応答する作動を含み、受信機のレジスタの内部値を調べることによってエラーデバッグの進行を可能にし、
複数の個別データビットのシーケンスの直列ストリームを受信するように構成された直並列変換機構を備え、前記直並列変換機構は、入力する直列の符号化済みデータを、1ワードを形成する複数のデータビットを有する並列の符号化済みデータパケットに直並列変換するように構成され、
前記データパケットが無効であるか否かを判断するように構成されたコードブックを備え、前記コードブックは、或る符号化手法のすべての有効コードワードと該符号化手法の少なくとも一部の無効コードワードを含み、前記少なくとも一部の無効コードワードは、試験下の集積回路の組込み自己試験を実行するための少なくとも1つの集積回路(IC)生産試験仕様を満たしており、
前記データパケットが、無効であって、前記コードブックの仕様に反している無効コードワードであるか否かを検査するように構成された仕様論理を備え、
作動時に、前記符号化済みデータパケットが無効である場合に伝送エラーを登録するためのデータパケットエラー論理を備える、
ことを特徴とするHSIO受信機。 - 作動時に、仕様論理が、前記データパケットの静的特性及び該データパケットを含むデータのストリームの動的特性を用いて無効性に関して該データパケットを検査することを特徴とする請求項1に記載のHSIO受信機。
- 前記入力する直列の符号化済みデータは、10ビットコードワードのストリームであり、
作動時に、前記仕様論理は、1と0の個数が前記10ビットコードワードストリーム内で均衡しているか否かを判断する、
ことを特徴とする請求項1に記載のHSIO受信機。 - 前記データパケットが無効である場合に増分されるビット誤り率カウンタと、
作動時に前記データパケットが無効の場合にエラーを登録する多重入力署名レジスタ(MISR)と、
前記データパケットが無効である場合に内部レジスタを調べるためにクロックを停止する試験クロック制御構造と、を更に含み、
前記MISRは、自己同期するように構成され、
作動時に、前記MISRは、使用する符号化手法から独立していることを特徴とする請求項1に記載のHSIO受信機。 - 前記仕様論理は、4つの状態を有する有限状態機械(FSM)を含み、
作動時に、前記FSMは、前記データパケットが一部を成すデータストリームをモニタするようになっており、
前記FSMは、前記データストリームから開始点を抽出することによって自己同期するようになっており、
さらに、作動時に、前記FSMは、エラーから回復できるように自己同期するように構成され、前記FSMの作動は、無効DC値及び無効RD値の部分集合を判断して、無効値と判断された場合にはFSMが「失敗」状態になることを含み、「同期」状態は、新しいデータストリームを受信する時又はFSMがエラー(失敗)状態から回復している時に、正しいDC又はRD状態へと同期化するための待機状態として用いられるFSMの状態を示し、それにより、ビット誤り率(BER)の連続的な更新及び測定をそのような失敗状態時に中断なしに実行できるように構成されている、
ことを特徴とする請求項1に記載のHSIO受信機。 - 前記仕様論理は、複数の有限状態機械(FSM)を含み、
作動時に、第1のFSMは、前記符号化済みデータパケットを含むデータストリームのDC均衡をモニタして判断し、第2のFSMは、該データストリームの移動不均衡(RD)値をモニタして判断する、
ことを特徴とする請求項1に記載のHSIO受信機。 - 前記仕様論理は、
エラー検出回路、
を含み、
前記エラー検出回路は、
データストリーム内の符号化済みデータパケットのDC値を判断するように構成された同時コードチェッカー(C3)と、
前記データストリームの状態をモニタして判断するように構成された有限状態機械(FSM)と、
を含み、
作動時に、前記C3の論理は、前記FSMに前記符号化済みデータパケットの前記DC値を送信し、該FSMは、該DC値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
ことを特徴とする請求項1に記載のHSIO受信機。 - データの保全性を検証する方法であって、
入力する直列の符号化済みデータパケットを受信する段階を備え、
前記受信した直列の符号化済みデータパケットを並列の符号化済みデータパケットに変換する段階を備え、
コードブックを構成して該コードブックを使用して前記並列の符号化済みデータパケットが無効化か否かを判断する段階を備え、前記コードブックは、或る符号化手法のすべての有効コードワードと該符号化手法の少なくとも一部の無効コードワードを含み、前記少なくとも一部の無効コードワードは、試験下の集積回路の組込み自己試験を実行するための少なくとも1つの集積回路(IC)生産試験仕様を満たしており、
前記並列の符号化済みデータパケットの試験応答値を導出する段階を備え、
前記試験応答値が有効又は無効試験応答値であるかを判断する段階を備え、
前記試験応答値が無効であった場合に、前記直列の符号化済みデータパケットに失敗のフラグを立てる段階を備える、
ことを特徴とする方法。 - 前記試験応答値は、直流(DC)値、移動不均衡(RD)値、又は該DC及びRD値の両方の組合せを含むことを特徴とする請求項8に記載の方法。
- 前記入力するデータパケットは、DC均衡したクロック埋め込み符号化手法を用いて符号化された10ビットコードワードであり、
直並列変換された符号化済みデータパケットの前記DC値の判断が、前記10ビットコードワード内の1及び0の比率を伴っており、
前記試験応答値が無効であるか否かを前記判断する段階は、前記符号化済みデータパケットを含むデータストリームのRD値をモデル化する有限状態機械を用いるようになっており、
前記データパケットに失敗のフラグが立てられた場合にビット誤り率カウンタを増分する段階と、
多重入力署名レジスタ(MISR)を用いてエラーを登録する段階と、
前記データパケットに失敗のフラグが立てられた場合にクロックを停止する段階と、
前記エラーがどこで発生したかを判断するために内部レジスタを調べる段階と、
を更に含むことを特徴とする請求項8に記載の方法。 - 組込み自己試験及びデバッグ機能を有する高速入出力(HSIO)受信機において、
少なくとも1つの集積回路(IC)生産試験仕様を含むコードチェッカーを備え、
直列の符号化済みデータパケットを含む符号化済みデータ送信の直列ビットストリームを受信して並列の符号化済みマルチビットデータに直並列変換するように構成された直並列変換機構を備え、前記直並列変換機構は、前記直並列変換された並列の符号化済みマルチビットデータパケットを前記コードチェッカーへ通信するように前記コードチェッカーに接続され、
前記コードチェッカーは、前記受信機が、通常機能モード、オフライン集積回路(IC)生産試験モード又はデバッグモードで作動するシステムで使用されるとき、前記直並列変換された並列の符号化済みマルチビットデータパケットを受信し、ビット誤り率(BER)を測定することによって有効性又は無効性をチェックするように構成されており、
前記コードチェッカーは、有限状態機械(FSM)を備え、前記有限状態機械(FSM)は、作動中、前記データパケットが一部であるデータストリームをモニタし、該データストリームから開始点を抽出することによって自己同期を図り、エラーから回復し、前記FSMの作動は、無効DC値及び無効RD値の部分集合を判断して、無効値と判断された場合にはFSMが「失敗」状態になることを含み、「同期」状態は、新しいデータストリームを受信する時又はFSMがエラー(失敗)状態から回復している時に、正しいDC又はRD状態へと同期化するための待機状態として用いられるFSMの状態を示し、それにより、ビット誤り率(BER)の連続的な更新及び測定をそのような失敗状態時に中断なしに実行できるように構成され、
前記コードチェッカーは、単一の擬似乱数パターンシーケンスしか発生できない擬似乱数バイナリシーケンス(PRBS)多項式から独立して実施され、前記コードチェッカーは、多くの擬似乱数パターンシーケンスを検査でき、
前記コードチェッカーは、通常機能モード、オフライン集積回路(IC)生産試験モード及び制御信号に応答してオンラインモード又はオフラインモードと同時に実施されるデバッグモードで作動するように構成され、
前記コードチェッカーを備える受信機は、擬似乱数バイナリシーケンス(PRBS)発生器を使用することなく作動するよう構成され、試験パターンは、リニアフィードバックシフトレジスタ(LFSR)多項式によって発生される試験パターンに限定されない、
ことを特徴とするHSIO受信機。 - 更にコードブックを含み、
前記符号化済みデータパケットは、前記コードブックに関連して少なくとも1つの試験パターン仕様を用いて符号化された状態で無効であるか否かを判断されるように構成されており、
更に、受信した符号化データパケットを復号するように構成された復号機を含み、
前記少なくとも1つの試験パターン仕様が少なくとも1つのDC仕様を含み、前記誤りチェックが、前記データパケットが符号化されている間に実行されることを特徴とする請求項11に記載のHSIO受信機。 - 前記HSIO受信機が、試験下の装置(DUT)に組込み試験機能をもたらすために試験下の装置(DUT)の同一のチップ上に実施され、
更に、同時コードチェッカーを備え、
前記コードブックと前記少なくとも1つの集積回路(IC)生産試験仕様は、前記同時コードチェッカー内に含まれるように構成され、
前記少なくとも1つの集積回路(IC)生産試験仕様は、DC試験仕様と、移動不均衡(RD)試験仕様を含み、
前記コードブックの論理式を用いて符号化された状態で、前記符号化済みデータパケットの有効性又は無効性が個別に検査されると共に、複数データパケットを含むデータストリームの有効性又は無効性が検査され、前記少なくとも1つの集積回路(IC)生産試験仕様は、コードワードのデータストリームを均衡させるDC均衡化符号化手法を使用すること及び余剰の0又は1が受信されたか否かを判断するコードワードのモニタのための移動不均衡(RD)を使用することを含むことを特徴とする請求項1に記載のHSIO受信機。 - 前記同時コードチェッカーは、複数の有限状態機械(FSM)を含み、作動時に、第1のFSMが符号化済みデータパケットを含むデータストリームのDC均衡を判断し、第2のFSMがそのデータストリームの移動不均衡(RD)を判断する、ことを特徴とする請求項13に記載のHSIO受信機。
- 前記同時コードチェッカーは、更に、
データストリーム内のコードワードの符号化済みデータパケットのDC値を判断するように構成された同時コードチェッカー論理と、
前記データストリームのDC均衡状態を判断するように構成された有限状態機械(FSM)と、
を含み、
作動時に、前記同時コードチェッカー論理は、前記FSMに前記符号化済みデータパケットの前記DC値を送信し、該FSMは、該DC値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
ことを特徴とする請求項13に記載のHSIO受信機。 - 更に、有限状態機械(FSM)を備え、
前記同時コードチェッカーは、データストリーム内の符号化済みデータパケットのDC値を判断するように構成され、
前記有限状態機械(FSM)は、前記データストリームの状態をモニタして判断するように構成され、
前記同時コードチェッカーは、前記FSMに前記符号化済みデータパケットの前記DC値を送信する手段を含み、前記FSMは、前記DC値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
ことを特徴とする請求項13に記載のHSIO受信機。 - 前記同時コードチェッカーは、単一の擬似乱数パターンシーケンスしか発生できない擬似乱数バイナリシーケンス(PRBS)多項式から独立して実施され、前記同時コードチェッカーは、多くの擬似乱数パターンシーケンスを検査できる、
ことを特徴とする請求項13に記載のHSIO受信機。 - 前記同時コードチェッカーは、制御信号に応答して、オンラインシステムモード、オフライン集積回路(IC)生産試験モード及びデバッグモードで作動するように構成された、
ことを特徴とする請求項13に記載のHSIO受信機。 - 更に、制御クロックを停止してデバッグを可能にするために使用される試験クロック制御構造(TCCS)であって、前記同時コードチェッカーに連結されている試験クロック制御構造(TCCS)を備え、
前記TCCSは、受信機回路上のデータバスを調節する制御クロックを停止すると共に、データストリーム伝送を調節する制御クロックを停止してデバッグを可能にするように作動可能であり、
前記同時コードチェッカーは、エラーが発生した時に受信機の作動を停止してレジスタの内部値を調べることによってエラーデバッグの進行を可能にするように構成された、
ことを特徴とする請求項13に記載のHSIO受信機。 - 前記同時コードチェッカーは、更に、コード区切り文字検出器と、コードチェッカー論理と、移動不均衡有限状態機械(RD FSM)と、MISRカウンタと、クロック停止回路とを含み、前記同時コードチェッカーは、DC/RDのFSMに渡されるコードワードについてDC及び/又はRD値を生成するように作動すろように構成され、
前記コード区切り文字検出器は、特別の制御文字及びコードチェッカーからの有効信号を用いて有効コードワード境界を同期させるように構成され、
前記RD FSMは、有効コードワード境界が検出される時に使用可能にされて、DC/RDの正しいシーケンスを検査するように構成された、
ことを特徴とする請求項13に記載のHSIO受信機。 - 前記同時コードチェッカーを備える受信機は、擬似乱数バイナリシーケンス(PRBS)発生器を使用することなく作動するよう構成され、試験パターンは、リニアフィードバックシフトレジスタ(LFSR)多項式によって発生される試験パターンに限定されない、
ことを特徴とする請求項13に記載のHSIO受信機。 - 組込み自己試験及びデバッグ機能を有する高速入出力受信機の作動方法において、
(i)通常機能モードのオンライン試験モード、(ii)オフライン試験モード及び(iii)デバッグ試験モードの1つから受信機の作動モードを選択するように作動モードを設定する段階を備え、
前記オンライン試験モードは、通常機能モード環境により近い状態で試験が行われるように、現場でシステムの他の構成要素が同時に作動している状態でビット誤り率(BER)の測定を可能にするとともに、送信機と受信機の間のチャンネル品質の測定を含むビット誤り率(BER)の測定を可能にすることを含み、
前記オフライン試験モードは、通常機能作動中に作動可能なシステムの要素をすべて試験しない集積回路(IC)生産試験モードから成り、オンライン作動時に現れない試験仕様及び有効コードワードの使用を許可し、そして
前記デバッグ試験モードは、エラーが発生した時の受信機の停止状態に応答する作動を含み、受信機のレジスタの内部値を調べることによってエラーデバッグの進行を可能にし、
前記試験モードの何れかにおいて、
入力する直列の符号化済みデータを、並列の符号化済みデータパケットに直並列変換する段階を備え、
コードブックを使用して前記符号化済みデータパケットが無効であるか否かを判断する段階を備え、前記コードブックは、或る符号化手法のすべての有効コードワードと該符号化手法の少なくとも一部の無効コードワードを含み、前記少なくとも一部の無効コードワードは、試験下の集積回路の組込み自己試験を実行するための少なくとも1つの集積回路生産試験仕様を満たしており、
前記データパケットが、無効であって、前記コードブックの仕様に反している無効コードワードか否かを検査する段階を備え、
作動時に、前記符号化済みデータパケットが無効である場合にデータパケット伝送エラーを登録する段階を備える、
ことを特徴とする方法。 - 更に、同時コードチェッカー内の前記コードブックと前記少なくとも1つの集積回路生産試験仕様とを使用して同時コードチェッカーを作動させる段階を備え、
前記検査段階は、前記データパケットの静的特性及び該データパケットを含むデータのストリームの動的特性を用いて該データパケットの無効性を検査することを含み、
前記検査段階は、複数の有限状態機械(FSM)を使用する段階を含み、(i)第1のFSMで符号化済みデータパケットを含むデータストリームのDC均衡をモニタして判断し、(ii)第2のFSMでそのデータストリームの移動不均衡(RD)をモニタして判断する、
ことを特徴とする請求項22に記載の方法。 - 前記同時コードチェッカー(C3)の少なくとも1つのレジスタをプログラムして受信機を試験モードに設定する段階を備え、
コードワードをモニタして検出された多数の有効コードワードを判断する段階を備え、
所定数の有効コードワードが検出された場合に、コード区切り文字検出器(CDD)の試験制御回路を使用して移動不均衡有限状態機械(RD FSM)を使用可能にしてデータストリームの有効性を検査する段階を備え、
前記RD FSMが使用可能にされた場合に、RD FSMを使用してデータストリームをモニタしてデータストリームに適当に同期させる段階を備え、
同期後、前記C3が試験使用の処理が完了するまでその処理を継続してモニタし、処理が完了した後、C3を使用不能にする段階を備える、
ことを特徴とする請求項23に記載の方法。 - 受信機を試験モードに設定する段階は、受信機をオンライン試験モードに設定する段階から成り、前記オンライン試験モードは、更に、
前記コード区切り文字検出器(CDD)内の有効コードワード(valCW)を使用可能にして、データストリームの開始を同期化する段階と、
利用可能な試験仕様から試験仕様を選択するために、CEC及びDC/RD制御信号(DC仕様検査又はRD仕様検査)を使用可能にするようにコードエラーチェッカー制御信号(CEC_en)を設定する段階と、
を含む、
ことを特徴とする請求項23に記載の方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US76060106P | 2006-01-20 | 2006-01-20 | |
US60/760,601 | 2006-01-20 | ||
US11/476,457 US7840861B2 (en) | 2006-06-27 | 2006-06-27 | Scan-based testing of devices implementing a test clock control structure (“TCCS”) |
US11/476,457 | 2006-06-27 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007234009A JP2007234009A (ja) | 2007-09-13 |
JP2007234009A5 JP2007234009A5 (ja) | 2010-03-04 |
JP5174357B2 true JP5174357B2 (ja) | 2013-04-03 |
Family
ID=37898261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007037099A Expired - Fee Related JP5174357B2 (ja) | 2006-01-20 | 2007-01-19 | 組込み自己試験及びデバッグ機能を有する同時コードチェッカー及びハードウエア効率的高速i/o |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP1814234B1 (ja) |
JP (1) | JP5174357B2 (ja) |
KR (1) | KR101423328B1 (ja) |
DE (1) | DE602007011840D1 (ja) |
TW (1) | TWI455489B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8816885B2 (en) | 2012-06-29 | 2014-08-26 | Intel Corporation | Data interface alignment |
CN106788446A (zh) * | 2016-11-25 | 2017-05-31 | 电子科技大学 | 一种新的8b/10b编码实现方法 |
CN108120917B (zh) * | 2016-11-29 | 2020-05-05 | 深圳市中兴微电子技术有限公司 | 测试时钟电路确定方法及装置 |
KR20190099930A (ko) | 2018-02-20 | 2019-08-28 | 삼성전자주식회사 | 완전 연결 네트워크의 데이터 입력 및 출력을 제어하는 방법 및 장치 |
US11528102B1 (en) | 2021-08-18 | 2022-12-13 | International Business Machines Corporation | Built-in-self-test and characterization of a high speed serial link receiver |
US11662381B2 (en) | 2021-08-18 | 2023-05-30 | International Business Machines Corporation | Self-contained built-in self-test circuit with phase-shifting abilities for high-speed receivers |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53138316A (en) * | 1977-05-09 | 1978-12-02 | Fujitsu Ltd | Modulating system |
US4486739A (en) * | 1982-06-30 | 1984-12-04 | International Business Machines Corporation | Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code |
JPS6349947A (ja) * | 1986-08-20 | 1988-03-02 | Hitachi Cable Ltd | パリテイチエツク方法 |
JPH06343069A (ja) * | 1991-02-07 | 1994-12-13 | Nec Corp | ディジタルネットワークにおけるキャリアリレー信号用回線品質監視方式 |
US5387911A (en) * | 1992-02-21 | 1995-02-07 | Gleichert; Marc C. | Method and apparatus for transmitting and receiving both 8B/10B code and 10B/12B code in a switchable 8B/10B transmitter and receiver |
KR950008490B1 (ko) * | 1993-03-23 | 1995-07-31 | 대우전자주식회사 | 8/11 복호기의 오류플래그 발생장치 |
KR960009900B1 (ko) * | 1993-06-11 | 1996-07-24 | 박성규 | 오비육비 블록코드를 이용한 코딩/디코딩 장치 |
US6195764B1 (en) | 1997-01-30 | 2001-02-27 | Fujitsu Network Communications, Inc. | Data encoder/decoder for a high speed serial link |
US5841790A (en) * | 1997-04-08 | 1998-11-24 | International Business Machines Corporation | Apparatus for testing an adapter card ASIC with reconfigurable logic |
JPH11352188A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
US6442722B1 (en) * | 1999-10-29 | 2002-08-27 | Logicvision, Inc. | Method and apparatus for testing circuits with multiple clocks |
US7007213B2 (en) * | 2001-02-15 | 2006-02-28 | Syntest Technologies, Inc. | Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test |
US6614369B1 (en) * | 2002-03-05 | 2003-09-02 | International Business Machines Corporation | DC balanced 7B/8B, 9B/10B, and partitioned DC balanced 12B/14B, 17B/20B, and 16B/18B transmission codes |
US7131081B2 (en) * | 2003-02-14 | 2006-10-31 | Nec Laboratories America, Inc. | Scalable scan-path test point insertion technique |
JP4317715B2 (ja) * | 2003-07-01 | 2009-08-19 | 株式会社日立製作所 | 自己診断型論理回路 |
JP2005229446A (ja) * | 2004-02-13 | 2005-08-25 | Aica Kogyo Co Ltd | シリアルデータ通信方法 |
JP3994981B2 (ja) * | 2004-03-30 | 2007-10-24 | 日本電気株式会社 | エラー測定装置 |
US7155651B2 (en) * | 2004-04-22 | 2006-12-26 | Logicvision, Inc. | Clock controller for at-speed testing of scan circuits |
CN100395557C (zh) * | 2005-03-04 | 2008-06-18 | 清华大学 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
-
2007
- 2007-01-19 TW TW096102204A patent/TWI455489B/zh not_active IP Right Cessation
- 2007-01-19 JP JP2007037099A patent/JP5174357B2/ja not_active Expired - Fee Related
- 2007-01-19 EP EP07250229A patent/EP1814234B1/en active Active
- 2007-01-19 DE DE602007011840T patent/DE602007011840D1/de active Active
- 2007-01-22 KR KR1020070006687A patent/KR101423328B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
EP1814234B1 (en) | 2011-01-12 |
JP2007234009A (ja) | 2007-09-13 |
KR20070077141A (ko) | 2007-07-25 |
TWI455489B (zh) | 2014-10-01 |
TW200737739A (en) | 2007-10-01 |
EP1814234A3 (en) | 2007-08-08 |
DE602007011840D1 (de) | 2011-02-24 |
EP1814234A2 (en) | 2007-08-01 |
KR101423328B1 (ko) | 2014-07-24 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A602 | Written permission of extension of time |
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|
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|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |