JP5697833B2 - インタフェース試験回路及び方法 - Google Patents

Description

関連出願
本出願は、２００６年１１月１５日出願の米国特許仮出願第６０／８５９,３５５号に基づく優先権を主張するものである。
本発明の実施形態は、一般的にインタフェース試験回路及び方法に関する。例としては、例えば組込み自己試験（ＢＩＳＴ）に用いることができる高速入力／出力回路（ＨＳＩＯ）試験回路及び方法が含まれる。

商用集積回路（ＩＣ）（チップ）の価格は、絶えずプレッシャーの下にあるが、一部の試験コストは、上昇しないまでも高止まりの傾向にあると考えられる。ＨＳＩＯの試験コストは、ＨＳＩＯ試験を機能させるのがより困難であり、かつ付加的な専用高性能自動試験機器（ＡＴＥ）を要する場合があるので、従来のデジタルカウンタ回路に比較してより高額にさえなる場合がある。生産試験の開発を早めることができ、かつ広範な試験用途に適合する柔軟な試験インタフェースを提供することができるＨＳＩＯ試験回路及び方法を開発することが望ましい(例えば、非特許文献１参照)。そのような試験回路及び方法は、全体コストを低減することができ、製品の価値を高めることができる。

ＨＳＩＯにおけるＢＩＳＴは、一般的に、送信回路（ＴＸ）及び受信回路（ＲＸ）において擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器を用いる。従来の「ＰＲＢＳ ＢＩＳＴ」の例を図１に示しており、大文字のＤ_iは、８ビットのデータ試験ベクトルを表し、大文字のＥ_iは、送信機１２（ＴＸ）内で発生する１０ビットのコードワードを表している。受信機１４（ＲＸ）の対応するアクションは、小文字のｄ_i及びｅ_iを用いて表している。８ビットデータ及び１０ビットコードワードのストリームは、試験パターンの開始点及び終了点を示す矢印括弧（＞．．．＞）で囲んでいる。ＰＲＢＳ発生器１８は、シーケンス＞．．．Ｄ₃Ｄ₂Ｄ₁＞を供給し、これを符号器２２によって符号化して符号化シーケンス＞．．．Ｅ₃Ｅ₂Ｅ₁＞を作成し、これに対して制御文字Ｋ₀（多数の制御文字である場合がある）を追加して試験パターン＞．．．Ｅ₃Ｅ₂Ｅ₁Ｋ₀＞を作り出す。制御文字は、符号化試験パターンの開始点を識別するために受信機によって用いられる。符号化試験パターンは、シリアライザ２４によってシリアル化され、チャネル２８を通じてＲＸ１４の逆シリアライザ３２に供給される。逆シリアライザ３２は、受信した符号化試験パターン＞．．．ｅ₃ｅ₂ｅ₁ｋ₀＞を復号器３８に供給し、それは、復号化受信シーケンス＞．．．ｄ₃ｄ₂ｄ₁＞を供給する。復号器３８に試験パターンを供給する前又は後に、制御文字Ｋ₀を削除することができる。ＲＸ１４内のＰＲＢＳ発生器４４は、ＴＸ１２におけるものと同じシーケンス＞．．．Ｄ₃Ｄ₂Ｄ₁＞を発生し、これは、ブロック４８において復号化受信シーケンス＞．．．ｄ₃ｄ₂ｄ₁＞と比較される。２つのシーケンスが同一であれば、エラーはなく、これらが異なるとエラーが存在する。

記号Ｄ_i及びｄ_iは、８ビット値であり、記号Ｅ_i及びｅ_iは、対応する１０ビットの符号化された値である。記号Ｋ₀及びｋ₀も１０ビット値であるが、必ずしも８ビット値から符号化されるとは限らない。８ビットから１０ビットへの符号化技術の例は、公知の８ｂ１０ｂコード化及び「遷移最短差動信号伝送（ＴＭＤＳ）」を含む。ＴＭＤＳの概要は、ｗｗｗ．ｄｄｗｇ．ｏｒｇで「デジタル表示作業部会」から入手可能である１９９９年４月２日付けの「デジタル映像インタフェース（ＤＶＩ）」改訂１．０規格の第３章に提供されている。ＤＶＩ及び高品位マルチメディアインタフェース（ＨＤＭＩ）は、各々、ＴＭＤＳベースの信号伝送プロトコルである。

エラーのない環境下では、同じ送信試験パターンがＲＸにおいて受信されるべきであるから、ＨＳＩＯ試験は、多くの場合に、試験パターンの開始点で特殊制御文字、例えばＫ₀によって同期させた２つの同一のＰＲＢＳ１８及び４４を伴う。「ＴＸ ＰＲＢＳ」は、送信する試験パターンを発生し、「ＲＸ ＢＩＳＴ」は、比較する予想出力を発生する。「ＴＸ ＰＲＢＳ」は、Ｋ₀を発生することができ、これを送信されるコードワードストリームに前置することができる。指定した制御文字（Ｋ₀）を検出すると、異常を識別するために「ＲＸ ＰＲＢＳ」は、予想試験パターンを受信したものと比較し始める。ＰＲＢＳにおける試験パターンは、線形フィードバックシフトレジスタ（ＬＦＳＲ）５２に基づいて発生される。ＬＦＳＲ５２の挙動は、その特性多項式によって特徴付けることができる。ＬＦＳＲ５２の例及びその特性多項式を図２に示している。記号

は、排他的ＯＲ（ＸＯＲ）ゲートを表し、記号Ｄは、Ｄ型フリップフロップを表すが、ＸＯＲゲート以外の他のゲートを用いることができ、Ｄ型フリップフロップ以外のフリップフロップを用いることもできる。ＬＦＳＲは、固定シーケンスの試験パターンを発生することができる。そのシーケンスは、シードと呼ばれる初期状態によって判断される。

「ＲＸ ＰＲＢＳ」に固定多項式を埋め込むことにより、内部及び外部の両方の顧客に対して試験が複雑化する場合がある。一部の顧客は、異なる多項式を備えることができる顧客自らのＬＦＳＲ又はＡＴＥを用いることを望むであろう。顧客の試験用途はまた、いくつかの異なるＬＦＳＲ多項式からの様々な試験パターン、又は既存のＬＦＳＲが発生した試験パターンの混合バージョンを要する場合がある。

Stephen Sunter1他、「Structural Tests for Jitter Tolerance in SerDes Receivers」、TEST CONFERENCE、2006.ITC '06.IEEE INTERNATIONAL、IEEE、PI、2006年10月、ｐ.1-10

従来のＰＲＢＳは、多くの場合に、オンライン試験機能を欠いている。オンライン及びオフライン試験は、それぞれ、正常機能モード及び試験モード中の試験実行を意味する。オンライン試験機能は、実際のシステム用途におけるビット誤り率（ＢＥＲ）に関してチャネル品質を測定することを提供することができる。ＰＲＢＳは、通常は、オフライン試験環境において採用される。それは、試験モード中にのみ実行され、正常機能（正常作動）モード中は、通常は無効にされる。

一部の実施形態では、装置は、導体と、試験特性を試験パターン信号に埋め込み、かつ導体に試験パターン信号を送信する送信機試験回路を含む送信機とを含む。
一部の実施形態では、装置は、埋め込み試験特性を有する試験パターン信号を搬送する導体と、試験パターン信号を受信して試験特性を抽出し、かつ抽出試験特性が予想試験特性に適合するか否かを判断する受信機試験回路とを含む。

一部の実施形態では、システムは、チャネル、送信機、及び受信機試験回路を含む。送信機は、試験パターン信号に試験特性を埋め込み、かつ試験パターン信号をチャネルに送信する送信機試験回路を含む。受信機試験回路は、チャネルに結合し、かつ試験パターン信号を受信して試験特性を抽出し、抽出試験特性が予想試験特性に適合するか否かを判断する。
他の実施形態も説明して特許請求を行う。
本発明は、本発明の実施形態を示すために用いる以下の説明及び添付図面を参照することによって理解することができる。しかし、本発明は、これらの図面の詳細に限定されない。実際に、本発明の実施形態は、異なる詳細によって実施することができる。

一部の実施形態では、プロトコル独立試験特性は、エラーが発生した場合にそれらのエラーを検出するために受信機において同じ試験特性を検査することができるように、送信されるデータに埋め込まれる。特定の符号化技術に依存せず、コードワードの有効性を変化させるエラーを検出するＢＩＳＴ回路を用いる。埋め込み試験特性を用いてコードワードの有効性を定めることができる。一部の観点からかつ一部の実施形態では、試験特性は、１組の試験パターンが満たす仕様であると考えることができる。一部の実施形態は、様々な領域において実施することができ、これらの例は、８ビットデータ領域及び１０ビットコードワード領域を含む。例えば、一部の実施形態では、回路は、８ビットデータ又は１０ビットコードワードでパターンを発生し、エラーを検出することができるが、他のビット幅又は記号を用いることもできる。一部の実施形態では、オンライン試験機能を含む。
信号ストリームは、信号区画で構成することができる。信号区画の例は、非符号化データ区画（８ビットデータ等）及びコードワード（１０ビット又はそれよりも多くの他の幅とすることができる）を含む。下記に説明する実施形態では、下記に説明する回路を通じて信号ストリームを修正する時に、信号区画の性質が変化する。

図３を参照すると、送信機６０は、試験特性６２を含み、これをパターン源６４に供給する。パターン源６４は、試験パターン＞．．．Ｅ₃Ｅ₂Ｅ₁Ｋ₀＞を出力し、シリアライザ６８は、この試験パターンをシリアル化する。一部の実施形態では、制御文字Ｋ₀（多数の制御文字とすることができる）を試験パターンに前置するか、又はそうでなければ試験パターンに含ませることができる。例えば、この制御文字は、試験パターンの開始点を識別するのに用いることができ、これは、特性検査時に同期化のために用いることができる。そのような制御文字Ｋ₀は、様々な他の例と関連して用いることができるが、明示的に示すか又は説明することはしない。シリアル化した試験パターンをチャネル７２上で受信機８０の逆シリアライザ７８に搬送する。受信機８０はまた、受信した試験パターン＞．．．ｅ₃ｅ₂ｅ₁ｋ₀＞を受け取る試験特性チェッカー８４を含む。試験パターンの様々な例の詳細を下記に提供する。

一部の実施形態では、ＲＸ試験回路をＴＸ試験回路から切り離すことができる（作動時に、かつ一部の場合は物理的に）。試験特性は、実時間又は後の時点で検査することができる。従って、後のエラー検査に向けてある一定の信号を保持するための記憶回路がある場合がある。（図４２の任意的な記憶回路８１４を参照されたい。）一部の実施形態では、ＲＸ試験回路は、「ＴＸ ＰＲＢＳ」多項式に依存しない（他の実施形態ではこれらを用いるが）。試験特性は、被試験デバイス（ＤＵＴ）を検証するために、どの種類の試験パターンをＲＸ試験回路に送信することができるかを指定することができる。この意味で、試験中にチャネルを通じて送信される試験パターンの種類を試験特性が定めることができるという点において、試験特性は、従来技術の通信プロトコルと同様であると考えることができる。エラーを検出するために、これらの埋め込み特性を着信データストリームから抽出して検査することができる。本提案の試験特性は、試験パターン源に埋め込むことができる。例示的に、試験パターン源は、ＡＴＥベクトル、ＰＲＢＳパターン、及びあらゆる他の外部パターン源を含むことができる。一部の実施形態では、試験特性を発生する上でＰＲＢＳ多項式を用いるが、他の実施形態では、試験特性を発生する上でＰＲＢＳ多項式を用いない。

図４は、本提案の実施形態でエラー検出を達成することができる方法の例を示している。図４は、図３と同様であるが、データＤを符号器６６によって符号化し、チャネル７２を通じて目標とする埋め込み試験特性を有する試験パターンＥを送信することを例示している。復号器８２は、受信した試験パターンｅを復号化し、受信データｄを作成する。円９０に示しているように、有効コードＣ_kは、試験特性Ｐ_kを含む。送信又は受信段階の何処かでエラーが発生し、送信データストリームに埋め込んだ試験特性を無効にすると、受信機において、そのエラーを検査及び検出することができる。受信した試験パターンの試験特性が予想試験特性と同じではない場合には、円９２に示すように、比較によって無効試験特性¬Ｐ_kを有する無効コードＣ_Fが示されている。復号器８２によって着信信号を復号化する前又は後に、無効コードワードの検査を行うことができる。

送信機は、様々な手法で実施することができる。図５は、一部の実施形態による送信機１０２の例を示している。マルチプレクサ１０８及び１１８が各々「０」状態にある場合には、データ信号（通常作動時の通常非試験信号等）は、マルチプレクサ１０８の中を通され、符号器６６によって符号化され、マルチプレクサ１１８を通過させられ、シリアライザ６８によってシリアル化され、ＨＳＩＯ出力を通じてチャネル７２に供給される。マルチプレクサ１０８が「１」状態にあり、マルチプレクサ１１８が「０」状態にある場合には、ＴＸ試験回路１１６からマルチプレクサ１０８を通じてデータ信号試験パターンを供給し、符号器６６によって符号化する。符号器６６からの試験パターン信号は、マルチプレクサ１１８を通じてシリアライザ６８、更にチャネル７２へと供給される。マルチプレクサ１１８が「１」状態にある場合には、試験回路１１６は、マルチプレクサ１１８を通じてシリアライザ６８、更にチャネル７２へと試験パターン信号を直接供給する。本明細書では、データという用語は、指令、アドレス、従来のデータ、又は他の何かとして用いるか否かに関わらず、あらゆる信号を意味するように広範囲にわたって用いられる。一部の実施形態では、試験回路１１６は、符号器６６の出力からのビットを用い（例えば、下記に説明する試験符号化関数の入力として）、又は試験回路１１６は、到着データストリームに対して別々の符号器を有することができる。一部の実施形態では、下記に説明するように、試験回路１１６は、非符号化データに対して試験符号化関数を用いることができ、従って、符号器６６がデータストリームを受け取る前に、到着データストリームからビットを受け取ることができる。

受信機１０４は、ＨＳＩＯ入力を通じてチャネル７２上の信号を受信する。受信信号は、逆シリアライザ７８を通じて逆シリアル化され、ＲＸ試験回路１２８及び復号器８２に供給される。復号器８２は、試験回路１２８及び受信機１０２を含むチップの他の部分に８ビットデータ信号を供給する。８ビットデータ信号は、データ区画の例である。データ区画は、その他の幅とすることができる。試験回路１２８は、受信した試験特性を予想試験特性と比較し、エラーが発生したか否かを判断する。導体１２０は、チャネル７２の一部とすることができ、又は送信機のドライバとチャネル７２の間に結合した内部導体とすることができる。導体１２２は、チャネル７２の一部とすることができ、又はチャネル７２と受信機１０４の受信機との間に結合した内部導体とすることができる。一部の実施形態では、エラー信号は、エラーが存在しない場合に第１の値を有し、エラーが存在する場合に第２の値を有する。一部の実施形態では、エラー信号は、追加情報を提供する。様々な他の手法を用いることもできる。エラー判断は、様々な手法で達成することができ、これらの例を本発明の開示で説明する。

他の実施形態は、様々な他の詳細を有することができる。例えば、一部の実施形態では、送信機ＴＸ１０２は、試験パターン信号をマルチプレクサ１０８を通じて供給する機能及びマルチプレクサ１１８を通じて直接供給する機能の両方を持たず、一方又は他方のみしか持たない。同様に、一部の実施形態では、ＲＸ１０４は、受信した試験パターン信号を試験回路１２８に直接供給する機能及び同じく復号器８２から供給する機能のその両方を持たず、一方又は他方のみしか持たない。

ＴＸ１０２及びＲＸ１０４は、同じチップ内にあることができ、又は別々のチップ内にある場合がある。ＴＸ１０２とＲＸ１０４の両方を含む１つのチップがある場合、そのチップは、被試験デバイス（又はチップ）とすることができる。ＴＸ１０２とＲＸ１０４が異なるチップにある場合、これらのチップは、両方とも被試験チップとすることができ、又はＴＸ１０２を有するチップのみが試験下にあると考えることができ、又はＲＸ１０４を有するチップのみが試験下にあると考えることができる。図５では、ＴＸ１０２を有するチップを被試験デバイスとし、ＲＸ１０４を試験機器の一部とすることができる。代替的に、ＴＸ１０２を試験機器の一部とすることができ、ＲＸ１０４を被試験デバイスの一部とすることができる。更に代替的に、ＴＸ１０２は、受信機１０４とは異なる試験機器に結合した被試験デバイスの一部とすることができ、又はＲＸ１０４は、ＴＸ１０２とは異なるが同様の信号を作り出す試験機器に結合した被試験デバイスの一部とすることができる。他の手法を用いることもできる。

実施形態に依存するが、試験回路は、あらゆるサイズのデータワード又はあらゆるサイズのコードワードに対して作動することができる。ＨＳＩＯでは、８ビットデータワード及び１０ビットコードワードが一般的に用いられるフォーマットであるから、本発明の開示は、８ビットデータワード及び１０ビットコードワードを用いる例を提供する。ＴＸ試験回路１１６は、試験特性を埋め込んだ８ビットデータワード及び１０ビットコードワードのストリームを発生することができる。発生した８ビットデータワードを１０ビットの有効コードワードストリームに符号化し、チャネル７２を通じて送信する。受信した１０ビットコードワードストリーム及び８ビットの復号化したデータストリームをこのストリームに埋め込んだ試験特性に対して検査することができる。一部の実施形態では、送信されるビットの全てを符号化する。他の実施形態では、送信されるビットの一部は符号化されない。

一部の実施形態では、特定の符号化技術では無効になると考えられるコードワードを本試験において用いることができる。多くの符号化技術（８ｂ１０ｂ符号化等）では、一部の１０ビットコードワードは有効ではなく、これは、これらのコードワードを有効に取得することができないことを意味する。（本発明の開示では、無効という言葉を（１）送信処理に対するエラー、及び（２）符号化処理の制限条件の下で有効に取得することができないコードワードという異なる手法で用いる。）しかし、一部の実施形態では、制御可能性及び観測可能性を改善するために、試験目的で無効コードワードを用いることができる。検出にジッター及び記号間干渉（ＩＳＩ）のような電気特性の増感又は励起を伴う場合がある機能異常をターゲットにするために、試験パターンセットに無効コードワードを含めることより、ターゲットとする増感の可能性を高めることができる。
次の節では、試験特性を導出することができ、かつ８ビットデータストリーム並びに１０ビットコードワードストリームに埋め込むことができる様々な手法の一部について解説する。

試験特性及び試験回路アーキテクチャ
一部の実施形態では、試験パターンは、８ビットデータ又は１０ビットコードワードの連続パターンであると考えることができる。試験パターンのためのデータ又はコードワードのシーケンスを試験パターンシーケンスと呼ぶ。一部の実施形態では、試験特性は、試験パターンシーケンス内の各試験パターンを一部の関数の入力及び出力を保持するタプルと解釈することによって導出することができる。

各コードワードについて、ストリーム＞．．．ｅ₃ｅ₂ｅ₁＞におけるｅ_i［０：９］は、例えば、ｅ_i［０：９］＝（ｉ８、ｉ９、ｉ８、ｉ９、ｉ８、ｉ９、ｉ８、ｉ９、ｏ８、ｏ９）と解釈することができ、ここで、ｉｋ及びｏｋは、試験符号化関数と呼ぶ関数ｆ_kの入力及び出力を表している。（同じことを送信側のストリーム＞．．．Ｅ₃Ｅ₂Ｅ₁＞に適用することができる。一部の実施形態では、データ（ｄ_i［０：７］及びＤ_i［０：７］）において同じことが成り立つ。）試験符号化関数は、パターンシーケンス内の各１０ビットコードワードの解釈であると考えることができる。試験符号化関数は、組合せ関数であるか又はシーケンス関数とすることができる。例示的に、試験符号化関数を用いた１０ビットコードワードの発生を図６に示している。関数ｆ₉は、ＸＯＲゲート１４４を通じてコードワードビットｅ［１］とｅ［５］とのＸＯＲを取る段階、ＸＯＲゲート１４６を通じてコードワードビットｅ［３］と［７］とのＸＯＲを取る段階、及びＸＯＲゲート１４８によってこれらの結果のＸＯＲを取る段階を含む。任意的なＸＯＲゲート１６０は、ＸＯＲゲート１４８の結果及び任意的なフリップフロップ回路１６２の結果を受け取る。ｅｎａｂｌｅ＝１の場合、ｅ₉は、前のｅ₉値に依存するシーケンス関数の出力とすることができる。そうでなければｅ₉は、組合せ関数ｆ₉の出力である。関数ｆ₈は、ＸＯＲゲート１５４を通じてコードワードビットｅ［０］とｅ［４］とのＸＯＲを取る段階、ＸＯＲゲート１５６を通じてコードワードビットｅ［２］と［６］とのＸＯＲを取る段階、及びＸＯＲゲート１５８によりこれらの結果のＸＯＲを取ってｅ₈を供給する段階を含む。ｅ₉の時と同様に、フリップフロップ回路及び付加的なＸＯＲゲートを用いることができる。解説を平易に保つために、本発明の開示では、組合せ試験符号化関数を仮定する。図６で明らかなように、試験符号化関数は、物理的な構造であって単なる活動ではない。図６の試験符号化関数は、試験符号化関数が作動している間に、ある意味でコードワードストリームが少なくとも一時的にビットを保持する場合でさえも、コードワードからビットを「受け取る」ということができる。

図６では、符号化関数ｆ₈及びｆ₉は、それぞれ、ｅ［０：７］の偶数ビット及び奇数ビットの位置の奇数パリティを計算する。計算したｅ₈及びｅ₉をｅ［８：９］に置いて望ましい１０ビットコードワードを形成する。一部の実施形態では、処理されるエラーの種類及び考察中のプロトコルによって課せられる試験パターン制限条件に依存して、あらゆる試験符号化関数を採用することができる。試験パターン制限条件は、最大実行長さを含む。実行長さは、シリアル化したビットストリームにおいていくつかの連続するゼロ及び１の数を指定する。例えば、ＴＭＤＳの最大実行長さは、例えば２１である。

一部の実施形態では、試験可能性を高め、試験の品質を改善するように符号化関数は設定可能である。設定可能な符号化関数の例を図７に示しており、ここでは、ゲート１６４によってＥ［０］とＥ［２］とのＸＯＲを取り、ゲート１６６によってＥ［４］とＥ［６］とのＸＯＲを取り、ゲート１７０によって１６４の結果と１６６の結果とのＸＯＲを取る。ＸＯＲゲート１７４は、入力Ｅ［３］及び設定制御ビット（ｃｏｎ［０］）を有するＡＮＤゲート１７２の結果とゲート１７０の結果とのＸＯＲを取り、ｅ₈を作り出す。同様に、ゲート１７８によってＥ［１］とＥ［３］とのＸＯＲを取り、ゲート１８０によってＥ［５］とＥ［７］とのＸＯＲを取り、ゲート１８４によってゲート１７８の結果とゲート１８０の結果とのＸＯＲを取る。ＸＯＲゲート１８８は、入力Ｅ［４］及び設定制御ビット（ｃｏｎ［１］）を有するＡＮＤゲート１８６の結果とゲート１８４の結果とのＸＯＲを取り、ｅ₉を作り出す。２ビットの設定制御入力（ｃｏｎｆ［０：１］）をプログラムすることにより、符号化関数を４つの異なる関数に設定することができる。図７では、例えば、ｃｏｎｆ［０］＝１、又はｃｏｎｆ［１］＝１、又は両方がそうである場合には、生じる符号化関数は、図６の元の符号化関数への追加入力を含む。他の符号化関数が見逃す場合があるエラーを検出するために、異なる符号化関数を用いることができ、試験品質を改善することができる。設定可能な符号化関数はまた、利用可能な試験パターン数を増加する。利用可能な試験パターンの増加によって、アナログ回路においてより多くのエラーを励起して観測することを可能にすることができる。

図６では小文字の「ｅ」を用いているが、図７では大文字の「Ｅ」を用いていることに注意されたい。上述のように、大文字の「Ｅ」は、送信機の信号を意味し、小文字の「ｅ」は、受信機のものを意味する。しかし、一般的に、図の回路は、送信機及び受信機の両方で用いることができる。図及び説明が重複するのを避けるために、一部の図及び説明は大文字のＥを用い、他のものは小文字のｅを用いている。改めて述べない限り、「Ｄ」及び「ｄ」の場合も同じである。

一部の実施形態では、図８に例示しているように、試験符号化を８ビットデータで実行する。指定したビット位置のパリティは、データビット位置の１つに割り当てることができる。例えば、データビット位置ｄ［０］及びｄ［３］のそれぞれは、残りの偶数ビット及び奇数ビット位置のパリティと解釈することができる。この例では、ＸＯＲゲート１９２は、ｄ［１］、ｄ［５］、及びｄ［７］を受け取ってｄ₃を作り出し、これをｄ［３］として供給する。ＸＯＲゲート１９４は、ｄ［２］、ｄ［４］、及びｄ［６］を受け取ってｄ₀を作り出し、これをｄ［０］として供給する。一部の実施形態では、８ビットデータ領域での試験符号化の利点は、プロトコルからの独立性を含むことができる。プロトコル関連の制限条件は、符号器によって処理することができるので、これらの制限条件を考慮に入れる必要はない。一部の実施形態では、欠点は、利用可能な試験励起が少ないことによって生じる制御可能性の制限、及び１０ビットコードワード領域において作動するアナログ回路から生じるエラーをターゲットとするように試験データシーケンスを制御することの難しさに起因する試験可能性の低下を含むであろう。図８のように試験符号化がデータ区画に対する場合には、これらの区画は、図８の活動の後に符号化することができる。追加符号化は、８ｂ１０ｂ又はＴＭＤＳのような公知の符号化とすることができ、又は図６のもののような符号化とすることもできる。

実施形態の一部は、８ビットデータ及び１０ビットコードワードの両方に同様に適用することができるが、設計概念を解説するために本発明の開示にわたってコードワードを用い、適切な箇所において８ビットデータについて説明する。
試験符号化関数だけでは全ての可能なコードワードに適応させることができない。１０ビットコードワードでは、例えば、１０２４（２¹⁰）個の可能なコードワードが存在する。しかし、試験符号化関数は、２５６（２⁸）個のコードワードしか許さない。これは、最初の８ビット（ｅ［０：７］）が判断されると、最後の２ビット（ｅ［８：９］）は、それらのビットから計算されるからである。この例では、ｅ［０：７］は独立変数であり、ｅ［８：９］は依存変数である。試験中に全ての可能なコードワード（又は、少なくとも追加コードワード）を網羅するために、署名の設計概念を導入することができる。

コードワードのクラス署名の例を図９に例示しており、ここでは、ｅ［０、２、４、６］を試験符号化関数ｆ₈に供給してｅ₈を作り出し、ｅ［１、３、５、７］を試験符号化関数ｆ₉に供給してｅ₉を作り出す。クラス署名Ｓ［０］及びＳ［１］は、ｅ₈及びｅ₉と呼ぶ計算した関数の出力がｅ［８：９］に関連する方法を示すことができる。目標とする関係を導出するために、これらの関係を解釈する一部の関数を採用することができる。これらの関数を署名関数と呼ぶ。図９の例では、クラス署名Ｓ［０］及びＳ［１］を計算するために、ＸＯＲ関数２０２及び２０４を用いる。この場合には、クラス署名関数出力の論理０及び１は、それぞれ、計算したｅ［ｉ］とｉ∈｛８、９｝におけるｅ_iとの間の一致及び不一致（補完）を示している。クラス署名関数は、以下のように表現することができる。

図９のクラス署名関数に基づいて、４つのクラス署名を存在させることができる。この例では、あらゆるコードワードは、４つの署名のうちの１つで生じなければならない。すなわち、クラス署名関数は、１組の全ての可能なコードワードをいくつかの部分集合に分割する。コードワード部分集合の個数は、２^N個とすることができ、ここで、Ｎは、クラス署名関数の個数である。この例では、Ｓ［０：１］と表す２つのクラス署名関数が存在し、従って、図１０に示すように、４（２²）個のクラス署名が存在する。

試験パターンは、望ましい試験を実施するコードワードの序列リストであると考えることができる。試験パターンシーケンスは、対応するクラス署名シーケンスによって表すことができる。クラス署名シーケンスの例を図１１に例示する。４つのコードワード、００００００００００、０００００００１１、０００００００００１、及び００００００００１０を試験パターン内で繰り返すと仮定する。全てのコードワードにおいて、ｅ［０：７］＝００００００００であるから、試験符号化関数出力は、全てのコードワードにおいて００、すなわち、（ｅ₈、ｅ₉）＝００である。従って、（ｅ₈、ｅ₉）及びｅ［８：９］に対してビット毎のＸＯＲ関数を実行することにより、各コードワードに対してクラス署名を計算することができる。生じるクラス署名シーケンスＳ［０：１］を同じ図内に示している。第２の試験パターン例のＳ［０：１］シーケンスを同様に取得することができ、図１１の下段に示している。

一部の実施形態では、クラス署名関数は、同値関係であると考えることができる。各クラス署名は、各クラスを表すものとすることができる。同じクラス署名を有するあらゆる２つのコードワードは、同等とすることができる。同様に、あらゆる試験パターンは、それらのクラス署名シーケンスによって表すことができる。これは、クラス署名シーケンスが目標とする試験パターンを指定することができることを意味する。一部の実施形態では、クラス署名シーケンスを用いて試験特性を表現する。従って、試験特性は、各コードワードのクラス署名及び試験パターンのためのクラス署名の序列を含むことができる。例えば、図１１の第１及び第２の例の試験特性は、それぞれ、（００→１１→０１→１０）^*及び（０１→１１）^*である。記号^*は、いずれかの回数の繰返しを表している。

試験特性は、図１２に示すように有限状態機械（ＦＳＭ）を用いて表現することができる。図１２の第１の例は、試験仕様（０１→１１）^*のＦＳＭ表現を示している。試験特性は、クラス署名入力を含むことができるばかりではなく、内部又は外部入力を含むことができる。第２の例は、同様に外部又は内部入力を含むより高度な試験特性を示している。例えば、１０ビットコードワードから内部的に又はＢＩＳＴ環境から外部的に非署名入力を導入することができる。図１２の第２の例は、本明細書に提供する他の例と必ずしも関連するとは限らない。

図１３は、試験パターンのクラス署名のシーケンスで表現した試験特性を要約している。試験特性は、試験パターンの仕様であると理解することができる。試験特性は、特定の試験パターンシーケンスではなく、試験パターンシーケンスのクラス又はタイプを指定することができる。論理式は、試験パターンシーケンスが対応するクラス署名シーケンスの実施（又はメンバ）であることを含意する。クラス署名に対して合成操作を定めることができる。変数Ｋは、クラス署名を発生するのに加わる試験符号化関数の個数である。本発明の開示で考察する例では、Ｋの値は２である。

一部の実施形態では、コードワードストリーム内に試験特性を埋め込むか又は検査するために望ましいクラス署名及びシーケンスを操作することができる。一部の実施形態では、クラス発生関数を用いて試験パターンシーケンスの中にあらゆる望ましいクラス署名を埋め込むことができる。クラス発生関数ｇ₈及びｇ₉（まとめてｇ_8、9）の例を図１４に示している。クラス発生関数ｇ_8、9は、特定の例では、制御信号Ｃ［０］及びＣ［１］とすることができる汎用入力に供給する制御入力Ｃ［０：Ｌ−１］及びＣ［０：Ｍ−１］に基づいて、ストリーム内のコードワードのクラス署名を修正することができる。本明細書では、「修正する」は、特定の場合のための変更を必ずしも意味するとは限らず、より正確には、一部の場合ではあるが必ずしも全ての場合とは限らない場合に変更することを意味することに注意されたい。例えば、クラス発生関数ｇ_8、9の性質並びに制御信号ｅ₈及びｅ₉の値に依存して、クラス発生関数ｇ_8、9の出力は、入力と異なる場合があり、又はそうでないこともある。

ビットｅ［０：７］は、１０ビットコードワードの位置０、１、２、．．．７（第１の群の位置）からのものであり、ビットｅ［８：９］は、１０ビットコードワードの位置８及び９（第２の群の位置）に対するものである。当然ながら、試験符号化関数への入力は、位置０〜７以外の位置からのものとすることができ、クラス発生関数の出力は、位置８及び９のためのビット以外の位置に対するものとすることができる。一般的に、位置の第１及び第２の群は重複しないが、一部の実施形態では、これらは、重複することができるであろう。

図１５は、クラス発生関数ｇ₈及びｇ₉がＸＯＲゲートである例を提供する。また、ｅ［８］及びｅ［９］の値のそれぞれを操作するために、単一ビットの制御信号入力Ｃ［０］及びＣ［１］を用いることができる。ｅ₈及びｅ₉の値は変更されず、従って、意図するようにクラス署名（Ｓ［０：１］）のみが修正されることに注意されたい。同じ図では、Ｃ［０：１］の値に対するｅ［８］及びｅ［９］の真理値表を説明している。ｅ［８］及びｅ［９］が補完すると、Ｃ［０］及びＣ［１］は、それぞれ論理１に設定される。

クラス署名を発生するのにＸＯＲを用いた場合には、あらゆるクラス署名Ｓ［０：１］をＣ［０：１］から直接制御することができる。これを図１６に要約している。この例では、Ｃ［０：１］は、Ｓ［０：１］と同じであるから、同じ望ましいＳ［０：１］をＣ［０：１］に供給することによって望ましいＳ［０：１］を発生させることができる。この例では、例示目的でクラス発生関数のＸＯＲ実施を仮定している。しかし、クラス署名を発生するために、試験用途に依存して他の関数を採用することができる。

一部の実施形態では、望ましいクラス署名シーケンスｓｅｑ（Ｓ［０：１］）をＣ［０：１］に供給することにより、望ましいクラス署名シーケンス（Ｓ［０：１］）を埋め込むことができる。図１７及び１８は、試験特性をコードワードストリームの中に埋め込むことができる方法を例示している。図１７では、試験特性発生器２２４は、関数ｆ_h及びｆ_iを含み、これらをｆ_h、iと表している。パターン源２２２は、Ｅ［０：７］を含む＞．．．Ｅ₃Ｅ₂Ｅ₁＞を供給し、ｆ_h、iは、これを受け取る。試験符号化関数ｆ_h、iは、ｅ₈、ｅ₉をＸＯＲゲート２３０に供給する。ＸＯＲゲート２３０はまた、クラス制御信号発生器２２６からＣ_E［０：１］を受け取る。ｓｅｑ（Ｓ［０：１］）は、試験符号化関数を用いて又は用いずに埋め込むことができる。例えば、１０ビットパターン源を用いた場合には、Ｃ［０：１］は、試験符号化関数を用いずにｅ［８：９］を直接操作することができる（図１８の試験特性発生器２３４を参照されたい）。ＸＯＲ関数は可換であるから、発生したｅ［８：９］は、いずれかの関数によって試験符号化が行われたものと考えることができる。出てゆくｅ［８：９］内制御信号を修正するために、Ｃ［０：１］を用いることができる。

一部の実施形態では、望ましいｓｅｑ（Ｓ［０：１］）を発生するｓｅｑ（Ｃ［０：１］）は、Ｃ_E［０：１］発生器と呼ぶ有限状態機械（ＦＳＭ）（例えば、図１７及び１８の発生器２２６）を用いて実施することができる。Ｃ_E［０：１］発生器は、要求されるｓｅｑ（Ｓ［０：１］）を供給するようにプログラムすることができる。試験特性を埋め込む段階は、通常は、ＴＸのアクションであるから、大文字の下付文字Ｅを用いているが、一部の実施形態では、この段階をＲＸにおいて用いる。また、出力Ｓ_E［０：１］を通じて埋め込んだ試験特性を観測することができる。

同様に、図１９に示すように、一部の実施形態では、着信コードワードストリームから埋め込み試験特性を抽出することができ、これを予想署名シーケンスに対して検査することができる。ｆ_j試験特性チェッカー２４４は、ｆ_j、kと表している試験符号化関数ｆ_j及びｆ_kを含み、この関数は、受信ストリーム＞．．．ｅ₃ｅ₂ｅ₁＞からｅ［０：７］を受け取る。ＸＯＲゲート２６４及び２４８は、試験符号化関数ｆ_j、kからのビットｅ₈及びｅ₉と、＞．．．ｅ₃ｅ₂ｅ₁＞からのビットｅ［８］及びｅ［９］とのＸＯＲを取り、クラス署名シーケンスＳ_e［０：１］を供給する。予想ｓｅｑ（Ｓ’_e［０：１］）（予想クラス署名の修正済みシーケンス）は、ＸＯＲゲート２５４を用いて、予想ｓｅｑ（Ｓ_e［０：１］）とＣ_e［０：１］からの制御信号とのＸＯＲを取ることによって発生させることができる。図２０に要約するように、Ｃ_e［０：１］の値と予想クラス署名Ｓ_e［０：１］との間でＸＯＲ関数を実行することができ、予想Ｓ’_e［０：１］を作り出す。シーケンス内の各抽出したクラス署名Ｓ_e［０：１］を、ＸＯＲ段階を通じて対応するＣ_e［０：１］に加算する。すなわち、Ｃ_e［０：１］は、Ｓ_e［０：１］をＳ’_e［０：１］へと変換する。生じたｓｅｑ（Ｓ’_e［０：１］）をこの後にエラー検出器２５６内に実施した予想署名シーケンスに対して検査することができる。一部の実施形態では、Ｃ_e［０：１］発生器の採用は、エラー検出器の設計を簡素化することができる。

エラー検出器２５６は、ＦＳＭ又は組合せ回路で実施することができる。例えば、ｓｅｑ（Ｃ_e［０：１］）が予想ｓｅｑ（Ｓ’_e［０：１］）と同じである場合には、ｓｅｑ（Ｓ’_e［０：１］）は、ゼロのシーケンス、すなわち、ｓｅｑ（Ｓ’_e［０：１］）≦（００）（００）（００）．．．＜である。すなわち、一部の実施形態では、あらゆる非ゼロクラス署名をエラーであると考えることができる。そのような特殊な場合には、組合せ回路を用いてエラー検出器を実施することができる。しかし、クラス署名シーケンスが一定でなかった場合には、一部の実施形態では、エラーを処理するのに、多くの場合にＦＳＭベースのエラー検出器を実施することができる。

一部の実施形態では、ＴＸ及びＲＸが独立していると仮定し、Ｓ_E［０：Ｌ］のサイズは、Ｓ_E［０：Ｋ］のサイズと同じである必要はない。すなわち、インデックス変数Ｌは、必ずしもＫと同じとは限らない。コードワードストリームは、ＴＸ及びＲＸにおいて異なって解釈されてもよい。同様に、両方の側で異なる試験符号化関数を採用してもよい。これらの例では、例示目的でＬ＝Ｋ＝２を仮定している。

図２１は、試験特性を用いたエラー検出を示す送信機２７０及び受信機２７２を有するインタフェース試験システムを例示している。図２１に示す試験回路は、図３の改良版である。パターン源２７４から発生したコードワードストリームは、試験符号化され、シリアライザ２７８を通じてシリアル化され、更にチャネル２８６を通じて送信される。上述のように、試験符号化段階は、試験符号化関数ｆ_h、i及びＣ_E［０：１］によってＸＯＲゲート２８０を通じて試験特性を埋め込まれる。受信機では、逆シリアライザ２９０からの送信コードワードストリームを解釈し、クラス署名の予想シーケンスに対して検査する。エラーがクラス署名シーケンス又は試験特性を変化させた場合には、エラーにフラグを立てる。図２１の例では、試験符号化関数ｆ_j、k（試験符号化関数ｆ_h、iと同じであっても異なっていてもよい）は、ビットｅ₈及びｅ₉をＸＯＲゲート２９６に供給する。ＸＯＲゲート２９６はまた、Ｃ_e［０：１］発生器２９４からのＣ_e［０：１］制御信号及びビットｅ［８：９］を受け取り、署名Ｓ’_e［０：Ｍ］を供給する。エラー検出器２９８は、エラー（例えば、実際のクラス署名シーケンスとクラス署名の予想シーケンスに対する差）を検出する。図２１は、送信機及び受信機を実施することができる様々な手法のうちの１つに過ぎない。

送信したコードワードとそのクラス署名との間で同期を確立することができる場合には、図２２に示すように、ＴＸのクラス署名Ｓ_E［０：１］をＣ_e［０：１］に直接接続することができる。ＴＸ及びＲＸ両方の試験符号化関数は、同じとすることができるが、必ずしもそうとは限らないことに注意されたい。図２２は、ＴＸ及びＲＸにおいて採用する試験符号化関数が同じである特殊な場合の例示的な図である。図２２は、送信機３０２（試験符号化関数ｆ_h、iの出力及びＥ［８：９］を受け取るＸＯＲゲート３０８を含む）、及びブロック３２０に示すように同期させた受信機３０４（試験符号化関数ｆ_h、iを含む）を例示している。ＸＯＲゲート３２２は、Ｃ_e［０：１］、ｆ_h、iの出力、及びｅ［８：９］を受け取る。同期は、先入れ先出し（ＦＩＦＯ）のような公知の技術を用いて達成することができる。クラス署名を伝送する経路がコードワードを伝送する経路よりも高速である場合には、例えば、待ち時間を許容するために、クラス署名をバッファに入れることができる。クラス署名のサイズは、コードワードのサイズよりも著しく小さいので、クラス署名をバッファに入れる段階は、ハードウエアの利点を提供することができる。ＦＩＦＯは、オンチップ又はオフチップのいずれで存在してもよい。

一部の実施形態では、図２２の試験回路は、万能性及びオンライン試験機能を提供することができる。エラー検出器の設計を複雑化することなく、エラーを検出するためのあらゆる任意シーケンスを有するあらゆる試験パターンを用いることができる。例えば、ＴＸ試験符号化関数とＲＸ試験符号化関数とが同期したか又は同じ場合には、生じるｓｅｑ（Ｓ’_e［０：１］）は、常時ゼロシーケンスである。従って、非ゼロクラス署名を生じるあらゆるエラーを容易に検出することができる。図２２の試験回路は、オンライン試験機能を提供することができる。オンライン試験は、システム使用時にエラーを検査する。オンライン試験は、正常システム作動中にビット誤り率（ＢＥＲ）情報を収集することができる。収集したＢＥＲ情報は、例えば、サイトの通信チャネル品質を判断するために用いることができる。

１０ビットコードワード試験パターンの直接発生には、ＤＣ均衡化を要する場合がある。従来技術で公知のように、ＤＣ均衡化は、１つ又はそれよりも多くの連続するコードワードにおける１及び０の個数が均衡することを保証する。ＤＣ均衡化は、記号間干渉（ＩＳＩ）及び電磁放射の両方を低減することができる。ＤＣ均衡化はまた、ＡＣ結合を促進し、受信機においてクロックをデータから取り出すことを可能にする。

ＤＣ均衡化は、符号器によって実行することができるので、８ビットデータの試験パターン発生においてＤＣ均衡化を考えることができる。しかし、１０ビットコードワードの試験パターン発生は、符号器の補助なしに実行されるので、このパターン発生では、ＤＣ均衡化を考えるべきである。試験パターンを外部の試験器から被試験デバイス（ＤＵＴ）に印加する場合には、ＤＣ均衡化をオフラインで実行することができる。望ましいＤＣ均衡済み試験パターンを発生させるために、コンピュータプログラム又はスクリプトを採用することができる。これは、非常に柔軟なＤＣ均衡済み試験パターン取得法であるが、試験パターンを試験器の中にロードすることを要する。１０ビットコードワード試験パターンのオンチップ発生は、ＤＣ均衡化ウィンドウの設計概念を導入することによって達成することができる。

ＤＣ均衡化ウィンドウは、その連続コードワードのいくつかがＤＣ均衡化されたものである。ウィンドウのサイズは、ウィンドウ内に含まれるコードワードの個数によって判断することができる。ＤＣ均衡ウィンドウは、含まれる１の個数と０の個数とが均衡することを保証する。ＤＣ均衡化ウィンドウの例を図２３に例示しており、ここでは、Ｅ_i（上線付き）は、Ｅ_i［０：９］のビット毎の補数を表している。例示的に、Ｅ_i（上線付き）のクラス署名を図２４に示すように計算することができる。上述の試験符号化関数では、Ｅ_i（上線付き）のクラス署名は、Ｓ_Ei［０：１］のビット毎の補数とすることができる。

図２５を参照すると、一部の実施形態では、変調器３４６及びＸＯＲゲート３４８を通じてパターン源２７４を変調することにより、ＤＣ均衡化ウィンドウに適合する試験パターンの発生を行うことができる。例示的に、変調器３４６は、コードワード内の各ビットを個々に補完することができるＦＳＭとすることができる。試験符号化関数ｆ_h、iの入力を変調器３４６によって変調することができ、試験符号化関数ｆ_h、iの出力をＣ_E［０：１］発生器３５６によってＸＯＲゲート３５２を通じて変調することができる。ＤＣ均衡化ウィンドウは、全体のＨＳＩＯ試験パターンのうちのかなりの部分を構成するＤＣ均衡済みランダム（又は擬似ランダム）試験パターンを発生する非常に効率的な手法とすることができる。変調器は、コードワードを部分的に又は完全に補完することによって、パターン源によって供給される各ランダム試験ベクトルから２つ又はそれよりも多くのランダム試験ベクトルを作り出すことができる。ランダムに発生した試験ベクトルの補完ベクトル又は部分的な補完ベクトルは、ランダム試験ベクトルであると考えることができることに注意されたい。変調はまた、発生した試験パターンを反転する機能を提供することができる。そのような反転機能は、試験で用いられるパターンの範囲を拡大することができる。例えば、上昇又はランダム試験パターンを発生することができる場合には、反転によって下降及び補完的ランダム試験パターンをも著しい労力を伴わずに発生することが可能になる。受信機３４２において、ＸＯＲゲート３６８は、ビットｅ［８：９］、試験符号化関数ｆ_j、kの出力、及びＣ_e［０：１］発生器３６６の出力を受け取り、エラー検出器３７０（本発明で説明する他のエラー検出器と同じであっても異なっていてもよい）に入力を供給する。

一部の実施形態では、オンチップ試験パターン発生器、変調器、及びＣ_E［０：１］発生器の間の周波数関係を調査することにより、ハードウエア効率の高いＤＣ均衡化ウィンドウ技術の実施を達成することができる。例えば、ＤＣ均衡化ウィンドウサイズが２である試験パターンを発生する場合には、単一コードワードからコードワードとその補数とを取得することができるように、変調器の周波数は、オンチップパターン発生器の周波数の２倍高速なものとすることができる。署名を変調するために、Ｃ_E［０：１］発生器を同様に作動させることができる。大きいサイズのＤＣ均衡化ウィンドウを要する場合には、オンチップパターン発生器によって発生される各コードワードに基づいてＤＣ均衡化ウィンドウを発生するために、試験パターン発生器を更に低速にすることができ、変調器及びＣ_E［０：１］発生器を十分高速に作ることができる。

図２６は、オンチップ試験パターン源の回路の例を提供している。試験パターン発生ユニットは、従来のＰＲＢＳ発生器、カウンタ等とすることができる。従来のパターン発生器３８０は、ビットＧ［０：７］をバイアス論理回路３８２内のＡＮＤゲート３８４に供給する。ＡＮＤゲート３８４はまた、ビットＰＩ［０：７］を受け取り、ビットＥ_i［０：７］を供給する。従来の試験パターン発生器３８０は、ビットＧ［８：９］をＡＮＤゲート３８６に供給する。ＡＮＤゲート３８６はまた、ＰＩ［８：９］を受け取り、ビットＥ_i［８：９］を供給する。一部の実施形態は、発生した試験パターンを制限するためにバイアス論理回路を用いる。そのような制限条件は、最悪の場合の試験パターンを発生するのに役立てることができる。望ましいｉにおいて、ＰＩ［ｉ］＝０であると仮定することによって、８ビットデータ及び１０ビットコードワードのためのゼロ又は１の最小個数を制御することができる。例えば、ＰＩ［０：９］のうちから７個を論理０に設定する場合には、Ｅ_i［０：９］は、少なくとも７個のゼロを含み、反転したＥ_i［０：９］は、少なくとも７個の１を含む。そのようなバイアス試験パターンは、ＩＳＩ問題を悪化させる可能性があり、非バイアス試験パターンよりも速く脆弱なＩＣを異常に陥れる可能性がある。

ＨＤＭＩ試験回路
一部の実施形態では、様々な「ＨＳＩＯ ＢＩＳＴ」に向けての試験回路は、通信試験プロトコルを実施することができる。用途として、ＴＭＤＳプロトコルを用いるＴＸ及びＲＸのＨＤＭＩデバイスにおいて試験回路を採用することができる。ＨＤＭＩデバイスの主用途は、デジタルテレビ（ＴＶ）及びデジタル多用途ディスク（ＤＶＤ）を再生する等の表示ディスプレイである。ＨＤＭＩは、ソース同期であり、ビデオデータを処理するために赤、緑、青（ＲＧＢ）のＨＳＩＯチャネルが存在する。

図２７を参照すると、送信機４０２においてマルチプレクサ４０８及び４２４が各々「０」状態にある時には、データ信号（通常作動時の通常非試験信号等）は、マルチプレクサ４０８の中を通し、符号器４１０で符号化し、マルチプレクサ４２４の中を通し、シリアライザ４３０によってシリアル化し、ＨＳＩＯ出力を通じてチャネルに供給される。マルチプレクサ４０８が「１」状態にあり、マルチプレクサ４２４が「０」状態にある場合には、ＴＸ試験回路４２８からマルチプレクサ４０８を通じてデータ信号試験パターンを供給され、符号器４１０によって符号化される。符号器４１０からの試験パターン信号は、マルチプレクサ１１８を通じてシリアライザ６８、更にチャネル７２へと供給される。マルチプレクサ４２４が「１」状態にある場合には、試験回路４２８は、マルチプレクサ４２４を通じてシリアライザ４３０、更にチャネルへと試験パターン信号を直接供給する。受信機４０４（送信機４０２と同じチップ上にあるか、又は異なるチップ上にある場合がある）は、チャネルからの信号をＨＳＩＯ入力を通じて受信する。受信信号は、逆シリアライザ４４０を通じて逆シリアル化し、ＲＸ試験回路４３８及び復号器４４４に供給される。復号器４４４は、試験回路４３８及び受信機４０４を含むチップの他の部分に８ビットデータ信号を供給する。試験回路４３８は、受信した試験特性を予想試験特性と比較し、エラーが発生したか否かを判断する。一部の実施形態では、エラー信号は、エラーが存在しない場合に第１の値を有し、エラーが存在する場合に第２の値を有する。一部の実施形態では、エラー信号は、追加情報を提供する。様々な他の手法を用いることもできる。エラー判断は、様々な手法で達成することができ、これらの例を本発明の開示で説明する。図５に関連して説明したもののような修正を加えることもできる。

図２７はまた、複数チャネルを試験するために試験回路を採用することができる方法を例示している。ＴＸ試験回路は、全てのＲＧＢチャネルに対して８ビットデータ及び１０ビットコードワードの両方の試験パターンを並行して発生させることができ、シリアルインタフェースを通じてこれらを送信する。ＲＸ試験回路は、コードワード又はデータの着信ＲＧＢストリームをモニタすることができる。エラーを検出した場合は、エラー信号にフラグを立てる。このエラー信号は、ビット誤り率（ＢＥＲ）を測定し、シリコンデバッグに向けてクロックを停止するために用いることができる。

本提案のＲＸ試験回路の一部の実施形態では、各チャネルに対して同一の試験回路を採用したとしても、ＲＧＢチャネルのための試験パターンは、同じである必要はない。各チャネルに対して異なるコードワードのストリームを独立して印加することができる。しかし、従来のＰＲＢＳ手法では、同一のＬＦＳＲ多項式は、全てのＲＧＢチャネルに対して同じパターンを強制する場合があるので、同じ状況においてチャネルの独立性を得るのは困難である場合がある。チャネルの独立性は、広範な試験パターンを印加することを可能にすることができ、従って、試験可能性が改善される。

送信機の一部の実施形態を図２８に示している。例示的に、システム４５２は、マルチプレクサ４６２、４６４、及び４６６の「０」入力に８ビットカラーデータ信号の３つの群を供給する。パターン源は、マルチプレクサ４６２、４６４、及び４６６の「１」入力に８ビット信号を供給する試験パターン発生器（ＴＰＧ）４５４を含む。符号器４７０、４７２、及び４７４は、マルチプレクサ４６２、４６４、及び４６６の出力を符号化し、マルチプレクサ４８０、４８２、４８４の「０」入力に符号化信号を供給する。ＴＰＧ４５４はまた、マルチプレクサ４８０、４８２、及び４８４の「１」入力に１０ビットの符号化信号を供給する。マルチプレクサ４８０、４８２、４８４のＲＧＢ符号化出力は、（図示しているように）シリアライザ４９０、４９２、４９４を通じてシリアル化され、差動ドライバ５０２、５０４、及び５０６によって駆動される。試験が有効にされた時に（ＴＭ＝１）、ＭＵＸを通じてパターン発生器へと試験経路を設定する。８ビットデータ発生又は１０ビットコードワード発生を信号ｄａｔａＯＲｃｗによって選択する。ｄａｔａＯＲｃｓ＝０又は１である場合に、それぞれ、試験パターン発生器は、８ビットデータ又は１０ビットコードワードを発生する。８ビットデータを選択した場合には、８ビットデータは、符号器に経路指定され、符号化１０ビットは、シリアライザを通じて送信される。そうでなければ、発生した１０ビットコードワードは、直接シリアライザに経路指定される。試験パターン発生器は、試験パターン源及び試験特性発生ユニットを含むことができる。試験パターン発生器は、ＲＧＢチャネル間で共有することができる。試験特性発生ユニットは、変調器、Ｃ_E［０：１］発生器、及び試験符号化関数を含むことができる。

図２９は、図２８の送信機に対する受信機の一部の実施形態を例示している。図２８は、ＲＧＢ受信子５２２、５２４、及び５２６を含み、これらの出力を逆シリアライザ５３２、５３４、及び５３６を通じて逆シリアル化し、信号ｅ［０：２９］を供給する。復号器５４２、５４４、及び５４６によってこれらのストリームを復号化し、復号化信号ｄ［０：２３］を供給する。コンマ検出器５５０に信号ｅ［０：２９］を供給する。試験パターンの開始点を同期させるために、所定の個数又はそれよりも多くの個数の連続指令文字、例えば、Ｋ₀ ^*を用いることができる。例えば、コンマ検出器５５０がＫ₀ ^*を検出すると、データ有効化（ＤＥ_TM）信号を論理０にアサートする。そうでなければ、データ有効化（ＤＥ_TM）信号を論理１に設定する。この例では、単一指令文字を試験パターンの一部として考えている。従って、コンマ文字を含む一部のエラーを検出することができる。エラー検出器５５４は、試験特性サブチェッカー５６４、５６６、及び５６８を含む試験特性チェッカー５６０を含み、下記に説明するように、これらのサブチェッカーは、多重入力署名レジスタ（ＭＩＳＲ）５５２、アラインメントチェッカー５６２に信号を供給する。上述の試験符号化関数、Ｃ_e［０：１］発生器、及びエラー検出器を含むことができる試験特性チェッカー５６０により、各ＲＧＢチャネルのための受信コードワードストリームを検査する。ＢＥＲを測定し（カウンタ５７２）、シリコンデバッグに向けて回路５７４を通じてクロックを停止するために検出したエラーを用いることができる。

一部の実施形態では、受信したＲＧＢ８ビットデータ又は１０ビットコードワードが同期している場合に、受信データを互いに対して検査することができる。一部の実施形態では、ＲＧＢチャネルにおけるアラインメントエラーを検出するために、アラインメントチェッカー５６２においてＲＧＢチャネルのクラス署名を比較し、アラインメントエラーを検出する（図３０に示している）。一部の実施形態では、エラーをなくすためには、全てのクラス署名が同じでなければならない。クラス署名のいずれかが異なる場合は、エラーにフラグを立てる。一部の実施形態では、クラス署名を用いるＲＧＢアラインメントチェッカーは、データ又はコードワードを用いるものよりも単純なハードウエア手法をもたらすことができる。図３０を参照すると、一部の実施形態では、ＯＲゲート５９８を通じてＸＯＲゲート５９２の出力と５９４の出力とのＯＲを取り、ＯＲゲート６０８を通じてＸＯＲゲート６０２の出力と６０４の出力とのＯＲを取り、ＯＲゲート６１０がアラインメントエラーを供給する。

一部の実施形態では、エラーを検出するために、多重入力署名レジスタ（ＭＩＳＲ）５５２を用いることができる。ＭＩＳＲ５５２の例を図３１に例示しており、ここでは、ＸＯＲゲート６１８、６３０、６３２は、署名Ｓ［０］、Ｓ［１］、及びＳ［５］、並びにフリップフロップ６３８のＱ出力を受け取る。ＸＯＲゲート６１８、６３０、及び６３２の出力は、ｍｉｓｒ＿ｅｎ信号（ＯＲゲート６４０からの）によって制御されるマルチプレクサ６２０、６２４、及び６３６の「１」入力に供給される。マルチプレクサ６２０、６２４、及び６３６の「０」入力は、それぞれ、フリップフロップ６２２、６２６、及び６３８の出力を受け取る。また、スキャンイン（ＳＩ）及びスキャンアウト（ＳＯ）信号も含まれる。ＭＩＳＲは、外部入力を受け入れるＬＦＳＲとすることができる。ＬＦＳＲを有するＭＩＳＲは、従来技術において回路試験の試験応答を圧縮するために用いられている。しかし、圧縮に向けて同じＭＩＳＲをＨＳＩＯ試験に適用することができる。一部の実施形態では、ＭＩＳＲは、接頭辞付きの制御文字を省略することができ、試験データのみを圧縮することができる。指定した制御文字を検出すると、信号ｍｉｓｒ＿ｅｎを論理１に設定し、前の状態を維持する。これは、署名と呼ぶ圧縮の終端のためのＭＩＳＲの内容を確定的にすることができることを保証するであろう。一部の実施形態では、ＭＩＳＲの予想署名をシミュレーションによって取得することができる。

モジュロＫ分割
本発明の実施形態は、コードワードにおいて２ビットを発生し、２つの署名を用い、２つの制御信号を用いるなどに制限されず、むしろ一般化することができる。しかし、この数は、２以外とすることができるであろう。例えば、この数は、１又は３とすることができる。以下では、コードワードにおいて３ビットを発生し、３つの署名を用い、３つの制御信号を用いるなどを伴うモジュロ３分割の例を提供する。

一部の実施形態では、試験回路は、２¹⁷個の試験符号化が行われた２０ビットＥ［１９：０］コードワード及び２¹⁷個の固定２０ビットコードワードパターンを処理することができる。これは、一致コードワードを不一致コードワードに変化させるエラーを検出する上で有用なものとすることができる。一部の実施形態では、｜ｍ−ｎ｜＝２ｆｋ、ｋ＞０に対する一部の場合を可能な例外として、ｅ［ｍ：ｎ］のバーストエラーを検出することができ、ここで、ｆは、用いる符号化関数の個数を表している。バイト不整合のような上述したものとは別の機能を用いることもできる。ｎビットデータの解釈は、ｅ［１６：０］＝（ｉ２、ｉ１、ｉ３、ｉ２、ｏ１、ｉ３、ｉ２、ｉ１、ｉ３、ｏ２、ｉ１、ｉ３、ｉ２、ｉ１、ｏ３、ｉ２、ｉ１）のような入出力関数を保持するｎタプルを伴う場合がある。

図３２は、ビット１２、７、及び２を作り出す関数に対する入力信号Ｉ_e12、Ｉ_e7、及びＩ_e2の可能な定義を提供する。図３３では、試験符号化関数ｆ₀、ｆ₁、及びｆ₂は、信号Ｉ_e12、Ｉ_e7、及びＩ_e2に応じてビットｅ１２、ｅ７、及びｅ２を供給する。ＸＯＲゲート６４６、６４８、６５０は、ｅ１２及びｅ［１２］、ｅ７及びｅ［７］、並びにｅ２及びｅ［２］に応じて署名Ｓ［０］、Ｓ［１］、及びＳ［２］を供給するクラス署名関数である。また、可能なクラス署名も示している。図３４は、試験符号化関数ｆ₀、ｆ₁、及びｆ₂の例を提供する。図３４では、Ｉ_e12は、ビット０、３、６、９、及び１５を含み、Ｉ_e7は、ビット１、４、１０、１３、及び１６を含み、Ｉ_e2は、ビット５、８、１１、及び１４を含む。関数ｆ₀では、ＸＯＲゲート６５２及び６５４は、ビットｅ［０、３、９、及び１５］を受け取り、ＸＯＲゲート６５６は、ＸＯＲゲート６５２及び６５４の出力並びにビットｅ［６］を受け取る。関数ｆ₁では、ＸＯＲゲート６６２及び６６４は、ビットｅ［１、４、１３、及び１６］を受け取り、ＸＯＲゲート６６６は、ＸＯＲゲート６６２及び６６４の出力並びにビットｅ［１０］を受け取る。関数ｆ₂では、ＸＯＲゲート６７２及び６７４は、ビットｅ［５、８、１１、及び１４］を受け取り、ＸＯＲゲート６７６は、ＸＯＲゲート６７２及び６７４の出力を受け取る。図３５は、一部の実施形態に対する署名関数Ｓ［２：０］に関する詳細を提供するものである。

一部の実施形態では、ｅ［１６：０］の署名クラスの８つの群を存在させることができる。クラス関数は、全コードワード（又はデータ）を２^N組のコードワードに分割することができ、ここで、Ｎは、符号化関数の個数を表している。例としては、ｅ［１６：０］＝（ｉ１、ｉ２、ｉ１、ｉ２、ｏ１、ｉ２、ｉ１、ｉ２、ｉ１、ｏ２、ｉ１、ｉ２、ｉ１、ｉ２、ｉ１、ｉ２、ｉ１）。８つのクラス署名Ｓ［０：２］は、２¹⁴個のコードワードに対して０００、００１、０１０、．．．、１１１とすることができる（図１０と比較されたい）。図３６は、Ｓ［２：０］をストリームに埋め込むことに関連して用いることができるＸＯＲゲート６８２、６８４、及び６８６を例示している。例としては、以下の通りである。

上記に図１３に関連して提供した情報は、Ｓ［２：０］で置換することができる。

図３７を参照すると、一部の実施形態では、１８ビットパターン源７０２は、試験特性発生器７０４内の試験符号化関数ｆ₀、ｆ₁、及びｆ₂にＩ_e2、Ｉ_e7、及びＩ_e12を供給する元になるビットストリームを供給する。試験符号化関数ｆ₀、ｆ₁、及びｆ₂の出力及びＣ_E［２：１］発生器７０６の出力をＸＯＲゲート７１２に供給し、信号Ｅ［２、７、１２］を供給する。図３８を参照すると、一部の実施形態では、試験符号化関数ｆ₀、ｆ₁、及びｆ₂にＩ_e2、Ｉ_e7、及びＩ_e12を供給し、ゲート７１４、７１６、及び７１８を用いてこれらの関数の出力とビットｅ［２］、ｅ［７］、ｅ［１２］とのＸＯＲを取り、Ｓ_rx［２：０］を作り出す。ゲート７２６において、Ｓ_rx［２：０］とＣ_e［２：０］の制御信号とのＸＯＲを取ってＳ_e［２：０］を作り出し、エラー検出器７２８は、このＳ_e［２：０］からエラーを検出する。

一部の実施形態では、受信機内のクラス発生関数において、以下の通りであり、ここで、ｉは集合｛２、１、０｝の中にあり、Ｃ_RX［ｉ］＝０の場合に、Ｓ_e［ｉ］＝Ｓ_rx［ｉ］であり、そうでなければＳ_e［ｉ］は、Ｓ_rx［ｉ］の逆数である。

図３９を参照すると、送信機は、パターン源７３６、試験符号化関数ｆ₀、ｆ₁、及びｆ₂、ＸＯＲゲート７４０、Ｃ_e［２：０］発生器７３８、並びにチャネル７４４に結合したシリアライザ７４２を含む。受信機は、逆シリアライザ７４６、試験符号化関数ｆ₀、ｆ₁、及びｆ₂、Ｃ_e［２：０］発生器７５０、ＸＯＲゲート７５２、並びにエラー検出器７６０を含む。ＸＯＲゲート７５４からＳ_rx［２：０］を出力し、ＸＯＲゲート７５２からＳ_e［２：０］を出力する。（図１９と比較して術語に変更があるが、必ずしも意味に変更があるとは限らないことに注意されたい。）

図４０及び４１は、Ｓ_e、Ｃ_RX、Ｓ_RXに関する方程式の例を提供する。
図４２は、チャネル８０６を通じてチップ８１０内の受信機８１２に結合した送信機８０４を有する集積回路チップ８０２を有するためのシステムを示している。記憶回路８１４は、後の解析に向けて信号を保持することができる。パターン源８２２及びエラー検出器８２４を含む外部試験器８２０は、チップインタフェース８３０を通じてチップ８０２にインタフェース接続し、チップインタフェース８３２を通じてチップ８１０にインタフェース接続する。パターン源８２２は、本発明の開示における他のパターン源と同じか又は類似とすることができ、又はチップ８０４内の別のパターン源を助けることができる。エラー検出器８２４は、本発明の開示における他のエラー検出器と同じか又は類似とすることができ、又はチップ８１０内の別のエラー検出器を助けることができる。一部の実施形態では、パターン源及びエラー検出器は、試験機器内にはない。図４３は、送信機８４２、チャネル８４４、及び受信機８４６が、同じチップ８４０内にあることを除いて、図４２のものと同様のシステムを例示している。外部試験器８５０は、チップインタフェース８６０を通じてチップ８４０とインタフェース接続する。送信機８０４及び８４２並びに受信機８１２及び８４６は、本発明の開示において説明する送信機及び受信機の例である。チップ８４０は、回路８１４と同様の記憶回路を含むことができる。一部の実施形態では、送信機を有するチップにおいてパターンを発生し、受信機を有するチップ内のエラー検出器においてあらゆるエラーを検出することに注意されたい。そのような実施形態では、外部試験器は、内部エラー検出器の結果を受信のみとすることができる。

付加的な情報及び実施形態
一部の実施形態では、送信機には試験符号化関数がないが、対応する受信機には、少なくとも１つの試験符号化関数がある。
一部の実施形態の態様は、この態様を一部の通信プロトコルで用いられる従来技術のチェックサムと比較することによって評価することができる。チェックサムは、時折、受信データにおいてエラーを検査するために用いられる。しかし、チェックサムは、データの一部ではなくパケット内に別々に含まれている。一方、クラス署名は、コードワードの一部として含めることができ、又はコードワードと共にチャネル上に含めることができるが、コードワード内又はチャネル上に含めなくてはならないわけではない。一部の実施形態では、クラス署名は、コードワード内に含意させた設計概念である。コードワードの関数的解釈は、コードワードからクラス署名情報を抽出することができる。従って、送信側が既知の特性を有するｓｅｑ（試験パターン）を送信することができるならば（例えば、エラーを検査するためのいかなる冗長ビットも添付せずに）、受信機内のＲＸ試験回路は、受信コードワードストリーム内に捕獲したエラーを検査することができる。そのようなパターンの例は、固定パターン及びＤＣ均衡化ウィンドウ仕様に基づいて発生したパターンを含むことができる。固定パターンの例は、（１１１１１０００００→１１００１１００１１→００００１１００１１→０００００１１１１１）^*とすることができる。

上述の実施形態の一部は、様々な符号化技術に適用することができるＨＳＩＯ試験回路を含む。従来の「ＰＲＢＳ ＢＩＳＴ」手法と比較すると、一部の実施形態は、より豊富な試験パターンセットを供給することができ、試験開発においてより高い柔軟性を提供することができる。本提案の試験回路は、ＰＲＢＳパターン及び試験器から外部的に供給されるパターンを含む様々なパターン源に適応させることができる。それによって品質目標を改善することができ、試験開発において作業時間を短縮することができる。

一部の実施形態では、送信したものを安全に受信することを保証する性能要件を満たし、かつノイズのような物理的障害を克服するように、通信プロトコルは、チャネル上の信号を符号化することができる。異なるプロトコルは、異なる物理媒体及び異なる性能基準をターゲットとする場合があるので、採用したプロトコルを用いて試験技術を開発することが常に有利とは限らない。例示的に、試験中の相互作動性は、異なるプロトコルを採用する様々なＰＨＹコアを同じチップ上に存在させるシステムオンチップ（ＳＯＣ）設計の試験において重要であろう。プロトコル独立ＢＩＳＴを全てのコアが採用する場合には、採用したプロトコルに関わらず、あらゆるＲＸコアを試験するためにあらゆるＴＸコアを用いることができ、その逆も同様である。

一部の実施形態は、高品位マルチメディアインタフェース（ＨＤＭＩ）、シリアルＡＴＡ、ＰＣＩエクスプレスのような例を含む様々な符号化技術に関連して用いることができ、試験及びシリコンデバッグの両方において豊富な試験パターンセットを供給することができる。一部の実施形態では、本提案の試験回路は、ＰＲＢＳ多項式とは独立しているので、他の実施形態では使用可能なパターンに一部の制約があるが、あらゆるパターンをあらゆるパターン源から外部的に被試験デバイスに適用することができる。

上記に示すブロック及び回路（パターン源、Ｃ_e発生器、エラー検出器、ＸＯＲゲート、試験符号化関数、クラス署名関数、及び変調器等）は、特定の目的だけに向けた専用の回路、様々な目的に対して用いられる一般的な回路、又はソフトウエア又はファームウエアと組み合わせた回路を通じて実施することができる。差動及びシングルエンド信号伝送を含む様々な種類の信号伝送を用いることができる。電圧は、高レベル又は低レベルのいずれでもよく、又は２つよりも多くのレベルとすることができる。信号は、「眼の」形態又は何らかの他の形態にあるとすることができる。

本明細書では、「実施形態」という用語は、本発明の何らかの態様に関連して用いる実施例を意味する。本明細書における「実施形態」、「一実施形態」、「一部の実施形態」、又は「他の実施形態」への参照は、これらの実施形態に関連して説明した特定の機能、回路、又は特性が、少なくとも一部の実施形態に含まれるが、必ずしも全ての実施形態に含まれるとは限らないことを意味する。「一部の実施形態」への様々な参照は、必ずしも同じ「一部の実施形態」を参照するとは限らない。

要素「Ａ」を要素「Ｂ」に結合すると言う場合は、要素Ａを要素Ｂに直接結合することができるか、又は例えば要素Ｃを通じて間接的に結合することができる。本明細書又は特許請求の範囲において、構成要素、特徴、回路、構造、処理、又は特性Ａが、構成要素、特徴、回路、構造、処理、又は特性Ｂに応答すると説明した場合は、Ａは、Ｂに少なくとも部分的に応答することのみを意味する（しかし、同様に、Ｃに応答しでもよく、又はＢ及びＣに同時に応答してもよい）。すなわち、ＡはＢに応答すると言う場合は、Ａは、同時にＢ及びＣに応答する場合がある。同様に、ＡがＢを引き起こすと言う場合は、Ａは、Ｂの少なくとも部分的な原因であるが、Ａとは別々か又はＡとの組合せのいずれかでＢの他の原因が存在する可能性があると考えられる。

本明細書において、構成要素、特徴、構造、回路、又は特性を含む「ことができる」、「であろう」、又は「ことができると考えられる」と説明した場合は、その特定の構成要素、特徴、回路、又は特性は、含まれる必要はない。本明細書又は特許請求の範囲において「ある一定の」構造を参照した場合は、この構造は、ただ１つのみ存在することを意味しない。
本発明をいくつかの実施形態に基づいて説明したが、本発明は、説明された実施形態だけに限定されるべきではなく、特許請求の範囲の精神及び範囲で修正及び変更を加えて実施することができる。すなわち、本説明は、限定的ではなく例示的であると見なすものとする。

送信機及び受信機を含む従来技術のシステムのブロック図である。 線形フィードバックシフトレジスタ（ＬＦＳＲ）を含む従来技術の擬似ランダムバイナリシーケンス（ＰＲＢＳ）発生器のブロック図である。 送信機及び受信機を含むインタフェース試験システムのブロック図である。 埋め込み試験特性及びエラー検出を示す送信機及び受信機のブロック図である。 送信機及び受信機を含むインタフェース試験システムのブロック図である。 コードワード試験符号化関数のブロック図及び図式図である。 設定可能な試験符号化関数のブロック図である。 データ試験符号化関数のブロック図及び図式図である。 試験符号化関数、クラス署名関数、及びクラス署名のブロック図及び図式図である。 クラス署名によるコードワードの分割の図式図である。 コードワード、試験符号化関数出力、及びクラス署名シーケンスの図式図である。 クラス署名による試験特性の状態図を示す図である。 クラス署名による試験特性の図式図である。 試験符号化関数及びクラス発生関数を含むブロック図である。 試験符号化関数及びクラス発生関数を含むブロック図及び図式図である。 クラス発生関数のための方程式の例を示す図である。 パターン源及び試験特性発生器のブロック図である。 パターン源及び試験特性発生器のブロック図である。 試験特性チェッカーのブロック図である。 クラス署名発生関数のための方程式を示す図である。 インタフェース試験システムのブロック図である。 インタフェース試験システムのブロック図である。 ＤＣ均衡化ウィンドウの図式例を示す図である。 クラス署名のための方程式の例を示す図である。 インタフェース試験システムのブロック図である。 試験パターン源のブロック図である。 インタフェース試験システムのブロック図である。 送信機回路のブロック図である。 送信機回路のブロック図である。 アラインメントチェッカーのブロック図である。 多重入力署名レジスタのブロック図である。 入力のための方程式の例を示す図である。 試験符号化関数、クラス署名関数、及びクラス署名のブロック図及び図式図である。 試験符号化関数のブロック図である。 署名関数のための方程式の例を示す図である。 試験符号化関数及びクラス発生関数のブロック図である。 パターン源及び試験特性発生器のブロック図である。 試験特性チェッカーのブロック図である。 インタフェース試験システムのブロック図である。 クラス署名を計算するための方程式を示す図である。 クラス署名を計算するための方程式を示す図である。 試験システムのブロック図である。 試験システムのブロック図である。

６０ 送信機
６２ 試験特性
６４ パターン源
６８ シリアライザ

Claims (29)

1. 送信機と受信機の間のインタフェースをテストするための装置であって、
   信号を送信する導体と、
   テスト用のテスト回路を含む前記送信機とを備え、
   前記テスト回路が、
   前記送信機と前記受信機の間のインタフェーステストに関するテストコードの組を取得し、当該テストコードはエラーを検出する前記受信機によってチェックされ、
   送信されるテストパターンの種類を定める前記テストコードの組をテストパターン信号内に組み入れ、前記テストコードはクラス署名のシーケンスを含み、前記テストパターン信号に含まれるコードワードは、前記クラス署名のシーケンスによって複数の部分集合に分割され、
   前記テストコードを含む前記テストパターン信号を、前記受信機への送信のために前記導体に送信するように作動する、
   ように構成されていることを特徴とする装置。
2. 前記コードワードは、所定のクラス署名関数に基づき複数の部分集合に分割され、
   前記テストコードは、前記インタフェースをテストするテストパターンの仕様を提供する、請求項１に記載の装置。
3. 前記テストパターン信号は、前記テスト回路により生成され且つ前記受信機に送信すべきデータに含まれる前記コードワードを修正したシーケンスであり、前記テストコードが前記コードワードに組み入れられている、請求項１に記載の装置。
4. 前記テスト回路が、
   信号ストリームからのビットに応答して符号化ビットを供給するための符号化関数と、
   前記符号化ビット及び制御信号に応答して、前記テストコードに含まれる前記クラス署名のシーケンスを供給するためのクラス署名関数とを用いたロジックによって構成される、請求項２に記載の装置。
5. 前記信号ストリームからの前記ビットが、該信号ストリーム内の信号区画の第１の群の位置からのものであり、前記第１の群により、前記テストパターン信号における第１の組のビット位置が定義され、
   前記クラス署名のシーケンスが、該信号区画内の第２の群の位置の中に挿入され、前記第２の群により、前記テストパターン信号における第２の組のビット位置が定義される、請求項４に記載の装置。
6. 前記第１及び第２の群の信号区画が、前記テストパターン信号に含まれるコードワードの部分であらわされる、請求項５に記載の装置。
7. 前記信号区画が、前記テストパターン信号のデータ区画であらわされる、請求項５に記載の装置。
8. 前記符号化関数の少なくとも１つがロジックに基づき定義され、当該ロジックは、前記符号化関数に関する更なる符号化が可能となる設定（コンフィグレーション）制御ビットを当該ロジックに対する入力として受信する、請求項４に記載の装置。
9. 前記符号化関数及び前記クラス署名関数が各々排他的ＯＲロジック（ＥＯＲ）に基づき定義される、請求項４に記載の装置。
10. 前記テスト回路が、前記信号ストリームを供給するパターン源、及び、前記制御信号を発生する制御信号発生器を更に含む、請求項４に記載の装置。
11. 前記テスト回路が、信号ストリームからのビットに応答して少なくとも１ビット幅の符号化ビットを供給する少なくとも１つの符号化関数を用いたロジックに基づき構成される、請求項１に記載の装置。
12. 前記テスト回路が、符号化ビット及び前記テストパターン信号の制御信号に応答して、少なくとも１つのクラス署名関数に基づくロジックにより構成され、前記少なくとも１つのクラス署名関数は、前記テストパターン信号のデータ区画の中に挿入される少なくとも１ビット幅のクラス署名を供給することを特徴とする、請求項７に記載の装置。
13. 前記テスト回路が、パターン源と、前記テストパターン信号を作成するのに用いられる該パターン源の出力を変調する変調器と、を含む、請求項１に記載の装置。
14. 送信機と受信機の間のインタフェースをテストするための装置であって、
    テストコードを有するテストパターン信号を前記送信機から搬送する導体と、
    テスト用のテスト回路を含む前記受信機とを備え、
    前記テスト回路が、
    前記送信機から送信されるテストパターンの種類を定めるテストコードの組が組み入れられた前記テストパターン信号を受信し、前記テストコードはクラス署名のシーケンスを含み、前記テストパターン信号に含まれるコードワードは、前記クラス署名のシーケンスによって複数の部分集合に分割され、
    受信した前記パターン信号のテストコードを識別し、
    該識別したテストコードが予想テストコードに適合するか否かを判断するように作動する、ように構成されていることを特徴とする装置。
15. 前記テスト回路が、前記テストパターン信号の信号区画の第１の群の位置からのビットに応答して符号化信号を供給する符号化関数に基づくロジックにより構成され、
    前記第１の群の位置により、受信した前記テストパターン信号における第１の組のビット位置が定義されることを特徴とする請求項１４に記載の装置。
16. 前記テスト回路が、受信した前記テストパターン信号における符号化信号及び制御信号に応答して、前記クラス署名のシーケンスに対応する予想シーケンスを復号化処理により作成する回路を含み、
    前記コードワードは、所定のクラス署名関数に基づいて複数の部分集合に分割され、
    識別された前記テストコードが前記予想テストコードに適合するか否かを判断するのに前記予想シーケンスを用いる、請求項１５に記載の装置。
17. 前記予想シーケンスが、前記信号区画の第２の群の位置からのビットに応答して作成され、前記第２の群の位置により、受信した前記テストパターン信号における第２の組のビット位置が定義される、請求項１６に記載の装置。
18. 前記制御信号を発生する制御ビット発生器と、前記クラス署名のシーケンスに対応する予想シーケンス及び該制御信号の排他的論理和（Exclusive OR）によってクラス署名の修正シーケンスを生成する回路と、を更に含み、
    前記テストコードが前記予想テストコードに適合するか否かを判断するのに前記クラス署名の修正シーケンスを用いる、請求項１６に記載の装置。
19. 前記テスト回路が、前記テストパターン信号の信号区画の第１の群の位置からのビットに応答して少なくとも１ビット幅の符号化信号を供給する少なくとも１つの符号化関数に基づくロジックにより構成され、前記第１の群の位置により、前記受信したテストパターン信号における第１の組のビット位置が定義される、ことを特徴とする請求項１４に記載の装置。
20. 前記テスト回路が、受信した前記テストパターン信号における前記符号化信号及び制御信号に応答して、少なくとも１ビットの幅を持つ前記クラス署名のシーケンスに対応する予想シーケンスを復号化処理により作成する回路を含み、
    前記コードワードは、所定のクラス署名関数に基づいて複数の部分集合に分割され、
    識別された前記テストコードが前記予想テストコードに適合するか否かを判断するのに前記クラス署名の予想シーケンスを用いる、請求項１９に記載の装置。
21. 前記制御信号を発生する制御ビット発生器と、前記クラス署名の予想シーケンス及び該制御信号の排他的論理和（Exclusive OR）によってクラス署名の修正シーケンスを生成する回路と、を更に含み、
    識別された前記テストコードが前記予想テストコードに適合するか否かを判断するのに前記クラス署名の修正シーケンスを用いる、請求項２０に記載の装置。
22. 前記テスト回路が、マルチチャンネルのデータ間のアラインメントエラーを、前記マルチチャンネルそれぞれのクラス署名を用いて検査するアラインメントチェッカーを含む、請求項１４に記載の装置。
23. 前記テスト回路が、マルチチャンネルに関するエラーを検出するのに用いるための多重入力署名レジスタ（ＭＩＳＲ）を含み、前記ＭＩＳＲは、信号を比較する排他的論理和（Exclusive OR）及び信号を記憶するマルチ・フリップフロップを含む、請求項１４に記載の装置。
24. 前記テスト回路が、前記テストパターン信号内の受信コードワードをそれらのクラス署名により認証するための、FIFO(first in first out)バッファを有する回路を有する、請求項１４に記載の装置。
25. 送信機と受信機の間のインタフェースをテストするためのシステムであって、
    チャネルと、テスト用のテスト回路を含む前記送信機とを備え、
    前記テスト回路が、
    前記送信機と前記受信機の間のインタフェーステストに関するテストコードの組を取得し、当該テストコードはエラーを検出する前記受信機によってチェックされ、
    送信されるテストパターンの種類を定める前記テストコードの組をテストパターン信号内に組み入れ、前記テストコードはクラス署名のシーケンスを含み、前記テストパターン信号に含まれるコードワードは、前記クラス署名のシーケンスによって複数の部分集合に分割され、
    前記テストコードを含む前記テストパターン信号を、前記受信機への送信のために前記チャネルに送信する、
    ように作動し、
    前記チャネルに結合した前記受信機におけるテスト回路が、
    前記テストパターン信号を受信し、
    受信した前記テストパターン信号のテストコードを識別し、
    識別した前記テストコードが予想テストコードに適合するか否かを判断する、
    ように作動する、ように構成されていることを特徴とするシステム。
26. 前記送信機が第１のチップにあり、前記受信機のテスト回路が第２のチップにあり、
    前記チャネルが内部導体を通じて前記送信機に結合されている、請求項２５に記載のシステム。
27. 前記コードワードは、所定のクラス署名関数に基づき複数の部分集合に分割され、
    前記送信機のテスト回路が、信号ストリームからのビットに応答して少なくとも１ビット幅の符号化ビットを供給する少なくとも１つの符号化関数と、
    符号化ビット及び前記テストパターン信号の制御信号に応答して、前記テストパターン信号のデータ区画の中に挿入される少なくとも１ビット幅の前記クラス署名を供給する少なくとも１つのクラス署名関数と、
    を用いたロジックにより構成される、請求項２５に記載のシステム。
28. 前記受信機のテスト回路が、前記テストパターン信号の信号区画の第１の群の位置からのビットに応答して少なくとも１ビット幅の符号化信号を供給する少なくとも１つの符号化関数を用いたロジックにより構成され、
    前記第１の群の位置により、受信した前記テストパターン信号における第１の組のビット位置が定義される、請求項２５に記載のシステム。
29. 前記受信機のテスト回路が、受信した前記テストパターン信号における符号化信号及び制御信号に応答して、少なくとも１ビット幅のクラス署名に対応する予想シーケンスを作成する回路を含み、
    前記テストコードが前記予想テストコードに適合するか否かを判断するのに前記クラス署名の予想シーケンスを用いる、請求項２８に記載のシステム。

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