KR100542316B1 - 에러 데이타 복구 회로 - Google Patents

Abstract

본 발명의 액정 표시 장치의 에러 데이타 복구 회로는, N 비트 디지탈 데이타를 입력으로하여 에러 체크를 하기 위해 M 비트의 패리티 체크 비트를 부여하는 패리티 체크 비트 가산 수단과, 상기 패리티 체크 비트 가산 수단으로 부터의 디지탈 데이타 신호를 로우 볼테지 디퍼런셜 스위칭 신호로 변환하여 출력하는 신호 변환 수단으로 구성된 시스템부와, 상기 신호 변환 수단으로부터 전송된 로우 볼테지 디퍼런셜 스위칭 신호를 수신하여 다시 디지탈 신호로 변환하는 신호 수신 수단과, 상기 신호 수신 수단으로 부터의 디지탈 데이타 신호를 입력하여 순차적으로 저장하는 다수개의 레지스터 수단과, 상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력하여 에러를 검사한 후 에러가 있는 데이타는 상기 다수개의 레지스터 수단에 저장된 이전 데이타 및 이후 데이타와 비교하여 두 데이타중 가장 비슷한 데이타를 출력하고 에러가 없을 경우에는 입력된 데이타를 바로 출력하는 에러 검출 수단으로 구성된 액정 디스프레이부를 포함하여 이루어진 것을 특징으로 한다.

Description

에러 데이타 복구 회로{ERROR DATA RELEASE CIRCUIT}

도 1은 본 발명에 의한 에러 데이타 복구 회로의 블록 구성도

도 2a 내지 도 2c는 도 1에 도시된 패리티 체크 비트 가산부(10)의 실시예를 도시한 회로도

도 3은 도 1에 도시된 에러 검출부(70)의 블록 구성도

* 도면의 주요부분에 대한 부호의 설명 *

10 : 패리티 체크 비트 가산부 20 : LVDS 변환부

30 : LVDS 수신부 40 : 제1 시프트 레지스터부

50 : 제2 시프트 레지스터부 60 : 제3 시프트 레지스터부

70 : 에러 검출부 72 : 에러 체크단

74 : 비교단 76 : 선택단

100 : 시스템부 200 : 액정 표시 장치부

본 발명은 액정 표시 장치의 에러 데이타 복구 회로에 관한 것으로, 특히 시스템에서 로우 볼테지 디퍼런셜 스위칭(low voltage differencial switching : LVDS)을 통하여 받은 데이타를 복원한 후 이 데이타가 에러를 포함하고 있는지를 체크 비트(check bit)를 이용하여 체크하여 에러가 있을 경우 직전 데이타 또는 직후 데이타를 비교하여 복원해서 다음 단계로 전달하는 에러 데이타 복구 회로에 관한 것이다.

일반적으로, 박막 트랜지스터 액정 디스프레이(TFT-LCD)의 화면이 고해상도화 되면서 동작 주파수가 이전에 비해 높아지고 있다. 또한 시스템과 액정 디스프레이(LCD) 사이의 전송선상에서 LVDS 등의 방식을 사용하여 전자파 장애를 줄이는 방식을 대부분 채용하고있어 실제 주파수 보다 훨씬 높은 주파수로 데이타를 전송하게 된다. 이때, 전송선으로 가요성 인쇄 전류(flexible printer circuit)나 배선(wire) 방식등에 의한 데이타 손실, 접속 부분의 콘넥터에 의한 데이타 손실, 임피던스 부정합에 의한 데이타 손실등 여러가지 이유로 적(Red : R), 녹(Green : G), 청(Blue : B) 데이타의 각 6∼8 비트중 일부 비트가 손실될 수 있다. 이럴 경우 화상 디스플레이에 이상이 생기게 된다.

이와 같이 종래의 액정 표시 장치에 있어서는, LVDS 변환기를 통해서 변조한 적(R), 녹(G), 청(B) 각각의 데이타를 4쌍 혹은 5쌍의 데이타 페어선을 통하여 직렬로 보내서 LVDS 수신기나 콘트롤 IC에 내장된 LVDS 수신기 코드를 통해서 다시 디지탈 데이타로 바꾸게 된다. 이때, 각각 데이타 비트의 일부 혹은 전부가 손상되어 잘못 인식이 되더라도 이를 복구시킬 수가 없어 화상 디스플레이에 이상이 생기는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 시스템에서 로우 볼테지 디퍼런셜 스위칭(LVDS)을 통하여 받은 데이타를 복원한 후 이 데이타가 에러를 포함하고 있는지를 체크 비트를 이용하여 체크하여 에러가 있을 경우 직전 데이타 또는 직후 데이타를 비교하여 복원해서 다음 단계로 전달하는 에러 데이타 복구 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 에러 데이타 복구 회로는,

N 비트 디지탈 데이타를 입력으로하여 에러 체크를 하기 위해 M 비트의 패리티 체크 비트를 부여하는 패리티 체크 비트 가산 수단과, 상기 패리티 체크 비트 가산 수단으로 부터의 디지탈 데이타 신호를 로우 볼테지 디퍼런셜 스위칭 신호로 변환하여 출력하는 신호 변환 수단으로 구성된 시스템부와,

상기 신호 변환 수단으로부터 전송된 로우 볼테지 디퍼런셜 스위칭 신호를 수신하여 다시 디지탈 신호로 변환하는 신호 수신 수단과, 상기 신호 수신 수단으로 부터의 디지탈 데이타 신호를 입력하여 순차적으로 저장하는 다수개의 레지스터 수단과, 상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력하여 에러를 검사한 후 에러가 있는 데이타는 상기 다수개의 레지스터 수단에 저장된 이전 데이타 및 이후 데이타와 비교하여 두 데이타중 가장 비슷한 데이타를 출력하고 에러가 없을 경우에는 입력된 데이타를 바로 출력하는 에러 검출 수단으로 구성된 액정 디스프레이부를 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 N 비트 디지탈 데이타는 6 비트인 것을 특징으로 한다.

그리고, 상기 N 비트 디지탈 데이타는 8 비트인 것을 특징으로 한다.

그리고, 상기 M 비트의 패리티 체크 비트는 적어도 1 비트 이상인 것을 특징으로 한다.

그리고, 상기 패리티 체크 비트 가산 수단은 상기 N 비트 디지탈 데이타를 입력으로 하여 상기 M 비트의 패티티 체크 비트를 발생하는 다수개의 배타적 오아(OR) 게이트로 구성된 것을 특징으로 한다.

그리고, 상기 다수개의 레지스터 수단은 3단의 시프트 레지스터로 구성된 것을 특징으로 한다.

그리고, 상기 에러 검출 수단은 상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력으로 하여 이 신호를 패리티 비트에 의해 에러가 있는지의 여부를 검출하는 에러 체크부와, 상기 에러 체크부로부터 출력된 데이타 신호가 에러가 있을 경우 상기 다수개의 레지스터 수단에 저장된 이전 및 이후 데이타와 비교하여 가장 유사한 데이타 신호를 출력하는 비교부와, 상기 에러 체크부 및 비교부로 부터의 데이타 신호를 각각 입력으로 하여 입력된 데이타의 에러 여부에 의해 상기 에러 체크부 또는 상기 비교부의 출력 신호를 선택적으로 출력하는 선택부로 구성된 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 1은 본 발명에 의한 에러 데이타 복구 회로의 블록 구성도로서, 6비트 디 지탈 데이타를 입력으로하여 에러 체크를 하기 위해 2비트의 패리티 체크 비트를 부여하는 패리티 체크 비트 가산부(10)와 상기 패리티 체크 비트 가산부(10)로 부터의 8비트 디지탈 데이타 신호를 로우 볼테지 디퍼런셜 스위칭(LVDS) 신호로 변환하여 출력하는 LVDS 변환부(20)로 구성된 시스템부(100)를 구비한다.

또한, 상기 LVDS 변환부(20)로부터 전송된 LVDS 신호를 수신하여 다시 디지탈 신호로 변환하는 LVDS 수신부(30)와, 상기 LVDS 수신부(30)로 부터의 디지탈 데이타 신호를 입력하여 순차적으로 저장하는 3단의 제1 내지 제3 시프트 레지스터부(40∼60)와, 제1 내지 제3 시프트 레지스터부(40∼60)로 부터의 디지탈 데이타 신호를 입력하여 에러를 검사한 후 에러가 있는 데이타는 상기 제1 및 제3 시프트 레지스터부(40, 60)에 저장된 이전 데이타 및 이후 데이타와 비교하여 두 데이타중 가장 비슷한 데이타를 출력하고 에러가 없을 경우에는 입력된 데이타를 바로 출력하는 에러 검출부(70)로 구성된 액정 디스프레이부(200)를 구비하고 있다.

적(Red : R), 녹(Green : G), 청(Blue : B)은 각각 6비트 또는 8비트를 사용하는 경우가 대부분이며 이는 색깔의 재현 가능한 범위를 결정한다. 적(R), 녹(G), 청(B)이 각각 6비트인 경우는 각 적(R), 녹(G), 청(B)이 64 가지의 경우의 수를 가지기 때문에 조합을 하게되면 262,144가지 종류의 색을 표현할 수 있게되고, 8비트인 경우에는 각 적(R), 녹(G), 청(B)은 256색을 표현하므로 조합을 하게되면 16,777,216가지 종류의 색을 표현할 수 있게된다.

본 발명은 6비트 적(R), 녹(G), 청(B)을 예를 들어서 설명한다. 그리고, 전송 형태는 현재 XGA급 이상에서는 인터페이스를 LVDS를 채용하고 있으므로 LVDS 전송방식을 사용할 경우를 설명한다.

LVDS 로직은 콘트롤 IC 내에 내장 되기도 하고 별도의 IC로서 분리되어 있기도한데 점점 내장되어 가는 추세이다.

본 발명의 내용은 LVDS 로직의 출력과 콘트롤 IC의 입력 사이에서 에러를 검출하여 복원하는 방식이므로 LVDS와 콘트롤 IC가 분리 되어 있는 경우는 LVDS와 콘트롤 IC 중 어느쪽에 본 발명의 에러 데이타 복원 회로가 포함되어 있어도 된다.

도 1에서 6비트의 디지탈 데이타는 에러 체크를 하기위해서 패리티 체크 비트(parity check bit)를 추가하는 방식을 사용하여 코딩(coding)되게 된다. 패리티 비트는 단위 데이타내에 1의 개수를 체크하여서 개수가 홀수이면 1, 짝수이면 0을 출력하도록 만들어 질 경우 홀수 패리티 체크이고, 짝수 패리티 체크인 경우는 1의 개수가 짝수이면 1, 홀수이면 0를 출력한다. 패리티 체크 로직은 도 2a 내지 도 2c에 나타내었다.

도 2a 내지 도 2c는 도 1에 도시된 패리티 체크 비트 가산부(10)의 실시예를 도시한 회로도이다.

먼저, 도 2a에서 6비트 데이타에 패리티 비트를 1개 사용한 경우의 패리티 체크 비트 가산부(10)의 회로도이다. 이 경우 패리티 비트가 1개 이므로 전체 데이타중 에러가 난 정확한 위치는 알수없지만 에러가 난 비트가 있는지 여부만 판별할 수 있다.

도 2b는 6비트 데이타에 패리티 비트를 2개 사용한 경우의 패리티 체크 비트 가산부(10)의 회로도이다. 이 경우 2개의 패리티 비트를 사용하면 상위 3비트와 하위 3비트중 어디에 났는지 판정할 수 있다.

도 2c는 6비트 데이타에 패리티 비트를 3개 사용한 경우의 패리티 체크 비트 가산부(10)의 회로도이다. 이 경우 3개의 패리티 비트를 사용하면 상위 2비트, 중간 2비트, 하위 2비트중 어디에 에러 비트가 있는지를 구체적으로 알수 있다.

이렇게 패리티 비트를 많이 사용하면 할수록 에러 체크의 정밀도를 높일 수 있고, 특히 에러를 복구하는 로직에서 직전 데이타 혹은 직후 데이타를 선택하는데 중요한 요소가 된다. 패리티 비트가 한개여서 단지 에러 유무만 알수 있는 경우에는 에러 데이타의 이전 및 이후의 데이타중 임의의 한 개를 택할 수 밖에 없지만, 2개 혹은 3개의 패리티 비트가 사용되면 상위 비트 혹은 하위 비트를 이전 및 이후의 상위 비트, 하위 비트와 비교하여 가까운 쪽으로 변환 할수 있기 때문이다. 하지만, 패리티 비트를 많이 쓰면 쓸수록 직렬로 데이타를 보낼 경우 전송 속도를 높여야 하는 단점이 발생하기 때문에 전송 속도와 검출 효율면을 고려하여 적당한 숫자의 패리티 비트를 사용하는 것이 좋다.

패리티 체크 비트 가산부(10)에 의해 패리티 비트가 더해진 8비트 디지탈 데이타 신호는 LVDS 변환부(20)로 입력된다.

LVDS 변환부(20)는 상기 패리티 체크 비트 가산부(10)에서 출력된 패리티 비트가 더해진 8비트 디지탈 데이타 신호를 LVDS 신호로 변환하여 전송선인 FPC나 WIRE를 통해서 LCD부(200)로 전달한다.

LCD부(200)의 LVDS 수신부(30)는 상기 LVDS 변환부(20)에서 전송된 LVDS 신호를 다시 디지탈 신호로 변환한다. 그리고 변환된 디지탈 신호는 3단의 시프트 레지스터부(40∼60)에 입력되어 저장된다.

상기 3단의 시프트 레지스터부(40∼60)는 검사하는 데이타의 이전 데이타와 이후 데이타를 레지스터에 각각 저장한다.

도 3은 본 발명에서 사용한 에러 검출부(70)의 구성을 도시한 블록 구성도로서, 상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력으로 하여 이 신호를 패리티 비트에 의해 에러가 있는지의 여부를 검출하는 에러 체크단(72)과, 상기 에러 체크단(72)으로부터 출력된 데이타 신호가 에러가 있을 경우 상기 다수개의 레지스터 수단에 저장된 이전 및 이후 데이타와 비교하여 가장 유사한 데이타 신호를 출력하는 비교단(74)과, 상기 에러 체크단(72) 및 비교단(74)으로 부터의 데이타 신호를 각각 입력으로 하여 입력된 데이타의 에러 여부에 의해 상기 에러 체크단(72) 또는 상기 비교단(74)의 출력 신호를 선택적으로 출력하는 선택부(76)로 구성된다.

에러 검출부(70)에서 에러가 있는 데이타는 저장되어 있는 이전 및 이후의 데이타와 비교하여 변환하여 내보내기 위해서 이 데이타가 제1 레지스터부(40)로 들어와 제2 레지스터부(50)로 들어가면 제3 레지스터부(60)는 바로 앞의 데이타가 있고 제1 레지스터부(60)에는 검사하려는 데이타의 바로 다음 데이타가 있게 된다.

검사하려는 데이타가 제1 레지스터부(40)에서 제2 레지스터부(50)로 넘어갈때 그 데이타는 에러 검출부(70)의 에러 체크단(72)에도 동시에 입력 에러 체크를 한다. 만약, 에러가 있으면 제1 레지스터부(40)와 제2 레지스터부(50)에 저장되어 있는 다음 데이타 및 이전 데이타와 서로 비교하여 더 비슷한 데이타로 변환하여 다음 단계에 출력을 하게 된다. 만약, 에러가 없다면 데이타는 그대로 에러 검출부(70)에서 출력된다.

에러가 있음이 확인되면 비교된 두 데이타중 가장 비슷한 데이타를 내보내면 되고 패리티 비트가 1개인 경우는 둘중에 하나를 임의로 선택하여 내보내면 된다.

이렇게 하는 이유는 화면의 특성상 직전 데이타나 직후 데이타중 하나와 같을 가능성이 아주 높다는 사실을 이용한 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 에러 데이타 복구 회로에 의하면, 시스템에서 로우 볼테지 디퍼런셜 스위칭(LVDS)을 통하여 받은 데이타를 복원한 후 이 데이타가 에러를 포함하고 있는지를 체크 비트를 이용하여 체크하여 에러가 있을 경우에는 이전 데이타 또는 이후 데이타를 비교하여 복원할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 액정 표시 장치에 있어서,

   N 비트 디지탈 데이타를 입력으로하여 에러 체크를 하기 위해 M 비트의 패리티 체크 비트를 부여하는 패리티 체크 비트 가산 수단과, 상기 패리티 체크 비트 가산 수단으로 부터의 디지탈 데이타 신호를 로우 볼테지 디퍼런셜 스위칭 신호로 변환하여 출력하는 신호 변환 수단으로 구성된 시스템부와,

   상기 신호 변환 수단으로부터 전송된 로우 볼테지 디퍼런셜 스위칭 신호를 수신하여 다시 디지탈 신호로 변환하는 신호 수신 수단과, 상기 신호 수신 수단으로 부터의 디지탈 데이타 신호를 입력하여 순차적으로 저장하는 다수개의 레지스터 수단과, 상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력하여 에러를 검사한 후 에러가 있는 데이타는 상기 다수개의 레지스터 수단에 저장된 이전 데이타 및 이후 데이타와 비교하여 두 데이타중 가장 비슷한 데이타를 출력하고 에러가 없을 경우에는 입력된 데이타를 바로 출력하는 에러 검출 수단으로 구성된 액정 디스프레이부를 포함하여 이루어진 것을 특징으로 하는 에러 데이타 복구 회로.
2. 제 1 항에 있어서,

   상기 N 비트 디지탈 데이타는 6 비트인 것을 특징으로 하는 에러 데이타 복구 회로.
3. 제 1 항에 있어서,

   상기 N 비트 디지탈 데이타는 8 비트인 것을 특징으로 하는 에러 데이타 복구 회로.
4. 제 1 항에 있어서,

   상기 M 비트의 패리티 체크 비트는 적어도 1 비트 이상인 것을 특징으로 하는 에러 데이타 복구 회로.
5. 제 1 항에 있어서,

   상기 패리티 체크 비트 가산 수단은,

   상기 N 비트 디지탈 데이타를 입력으로 하여 상기 M 비트의 패티티 체크 비트를 발생하는 다수개의 배타적 오아(OR) 게이트로 구성된 것을 특징으로 하는 에러 데이타 복구 회로.
6. 제 1 항에 있어서,

   상기 다수개의 레지스터 수단은 3단의 시프트 레지스터로 구성된 것을 특징으로 하는 에러 데이타 복구 회로.
7. 제 1 항에 있어서,

   상기 에러 검출 수단은,

   상기 다수개의 레지스터 수단으로 부터의 디지탈 데이타 신호를 입력으로 하여 이 신호를 패리티 비트에 의해 에러가 있는지의 여부를 검출하는 에러 체크부와,

   상기 에러 체크부로부터 출력된 데이타 신호가 에러가 있을 경우 상기 다수개의 레지스터 수단에 저장된 이전 및 이후 데이타와 비교하여 가장 유사한 데이타 신호를 출력하는 비교부와,

   상기 에러 체크부 및 비교부로 부터의 데이타 신호를 각각 입력으로 하여 입력된 데이타의 에러 여부에 의해 상기 에러 체크부 또는 상기 비교부의 출력 신호를 선택적으로 출력하는 선택부로 구성된 것을 특징으로 하는 에러 데이타 복구 회로.

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