KR101556290B1 - 저속 테스터에 급속 기능 테스트를 적용하기 위한 장치 및 방법 - Google Patents

저속 테스터에 급속 기능 테스트를 적용하기 위한 장치 및 방법 Download PDF

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Abstract

테스트 대상 기기는 접속 인터페이스, 제어기, 및 기능 블록을 포함한다. 접속 인터페이스는 제1 클록 속도로 전송된 테스트 패턴을 수신하고 기능 테스트 결과를 출력하기 위해 이용된다. 제어기는 제1 클록 속도보다 높은 제2 클록 속도를 사용함으로써 테스트 패턴을 샘플링하고, 이에 따라 샘플링된 테스트 패턴을 생성하기 위해 이용된다. 기능 블록은 샘플링된 테스트 패턴에 대해 지정된 기능을 수행하고, 이에 따라 기능 테스트 결과를 생성하기 위해 이용된다.

Description

저속 테스터에 급속 기능 테스트를 적용하기 위한 장치 및 방법{APPARATUS AND METHOD FOR APPLYING AT-SPEED FUNCTIONAL TEST WITH LOWER-SPEED TESTER}
본 발명에서의 실시예들은 반도체 제품의 테스트, 특히 저속 테스터에 고속 기능 테스트를 적용하기 위한 장치 및 방법에 관한 것이다.
스캔 체인(Scan chain)은 스캔 테스트를 위한 회로 설계에서 이용되는 기술이다. 더 구체적으로, 스캔 체인은 회로 설계에서 모든 플립-플롭(flip-flop)의 설정 및 관측에 대한 단순한 방법을 제공한다. 클록 신호(clock signal)는 시프트 단계(shift phase) 및 캡처 단계(capture phase) 중에 스캔 체인의 모든 플립-플롭을 제어한다. 따라서, 플립-플롭으로 구성된 스캔 체인으로 테스트 패턴이 진입할 수 있고, 그 회로 설계가 스캔 테스트를 통과하는지를 결정하기 위해 모든 플립-플롭의 상태가 판독될 수 있다.
소규모 제작 기술에서의 게이트 카운트의 증가 및 타이밍 결함의 증가는, 테스트 이후에 고객에게 전달되는 칩의 품질 수준을 유지하기 위해, 품질 테스트의 향상이 강요된다. 따라서, 발전된 제조 공정을 이용하여 만들어진 더 크고 복잡한 칩에 대한 테스트 품질을 유지하기 위해, 스캔 체인에 기초한 급속 테스트(at-speed test)가 이용될 수 있다. 스캔 체인에 기초한 급속 테스트를 실현하기 위해서는, 높은 클록 속도(clock rate)에서 동작하는 스캔 체인을 통한 테스트 하에서, 기기에 대한 스캔 테스트를 실행하도록 높은 클록 속도에서의 테스트 패턴을 공급하기 위해 고속 테스터가 필요하게 된다. 그러나, 고속 테스터를 사용하는 것은 필연적으로 테스트 비용을 증가시키게 된다.
본 발명의 예시적인 실시예들에 따라, 저속 테스터에 급속 기능 테스트를 적용하기 위한 장치 및 방법이 제안된다.
본 발명의 제1 태양에 따라, 테스트 대상인 예시적인 기기가 제공된다. 이 테스트 대상인 예시적인 기기는 접속 인터페이스, 제어기, 및 기능 블록을 포함한다. 접속 인터페이스는 제1 클록 속도로 전송된 테스트 패턴을 수신하고 기능 테스트 결과를 출력하기 위해 배치된다. 제어기는 제1 클록 속도보다 높은 제2 클록 속도를 사용함으로써 테스트 패턴을 샘플링(sampling)하고, 이에 따라 샘플링된 테스트 패턴을 생성하기 위해 배치된다. 기능 블록은 샘플링된 테스트 패턴에 대해 지정된 기능을 수행하고, 이에 따라 기능 테스트 결과를 생성하기 위해 배치된다.
일 실시예에서, 이 테스트 대상인 예시적인 기기는 플래시 메모리 제어기 칩(flash memory controller chip)이 된다.
일 실시예에서, 기능 블록은 오류 확인 및 보정(error checking and correction, ECC) 회로이다. 지정된 기능은 ECC 복호화(decoding) 동작이다. ECC 회로는 ECC 부호화(encoding) 동작 및 ECC 복호화 동작을 수행하기 위해 공유된 회로들을 사용하도록 배치된다.
일 실시예에서, 이 테스트 대상인 예시적인 기기는 클록 생성기를 더 포함한다. 이 클록 생성기는 제어기 및 기능 블록에 대한 내부 기준 클록(internal reference clock)을 생성하기 위해 배치되는데, 여기서 내부 기준 클록은 제2 클록 속도를 가진다.
본 발명의 제2 태양에 따라, 테스트 패턴 생성기 및 접속 인터페이스를 포함하는 테스터가 제공된다. 테스트 패턴 생성기는 하나 이상의 테스트 패턴을 생성하기 위해 배치된다. 접속 인터페이스는 급속 기능 테스트를 위한 테스트 대상 기기에 하나 이상의 테스트 패턴을 전송하고, 테스트 대상 기기로부터 하나 이상의 기능 테스트 결과를 수신하기 위해 배치되는데, 여기서 하나 이상의 테스트 패턴은 테스트 대상 기기가 급속 기능 테스트를 수행하는 제2 클록 속도보다 낮은 제1 클록 속도로 전송되는 것이다.
일 실시예에서, 각각의 테스트 패턴은 선행하는 1-사이클 올-제로 비트 패턴(one-cycle all-zero bit pattern)과 뒤따르는 1-사이클 올-제로 비트 패턴(one-cycle all-zero bit pattern) 사이에 낀 1-사이클 논-올-제로 비트 패턴(one-cycle non-all-zero bit pattern)을 포함한다. 일례를 들면, 하나 이상의 테스트 패턴은 제1 테스트 패턴과 제2 테스트 패턴을 포함할 수 있고, 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 제2 테스트 패턴에 포함된 1 사이클 논-올-제로 비트 패턴과 동일하며, 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 공존하는(co-located) 비트 패턴이 아니다. 다른 예를 들면, 하나 이상의 테스트 패턴은 제1 테스트 패턴과 제2 테스트 패턴을 포함할 수 있고, 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상이하다. 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 포함된 1의 수를 상이하게 가질 수 있다.
본 발명의 제3 태양에 따르면, 테스트 대상 기기를 테스트하기 위한 방법이 제공된다. 본 방법은 적어도 다음의 단계들을 포함한다: 하나 이상의 테스트 패턴을 생성하는 단계; 제1 클록 속도로 하나 이상의 테스트 패턴을 테스트 대상 기기에 공급하는 단계; 제2 클록 속도를 사용함으로써 하나 이상의 테스트 패턴을 샘플링하여, 하나 이상의 샘플링된 테스트 패턴을 생성하는 단계 - 상기 제2 클록 속도는 제1 클록 속도보다 높음 -; 하나 이상의 샘플링된 테스트 패턴에 대해 지정된 기능을 수행하여, 하나 이상의 기능 테스트 결과를 생성하는 단계; 및 하나 이상의 기능 테스트 결과를 출력하는 단계.
일 실시예에서, 각각의 테스트 패턴은 선행하는 1-사이클 올-제로 비트 패턴(one-cycle all-zero bit pattern)과 뒤따르는 1-사이클 올-제로 비트 패턴(one-cycle all-zero bit pattern) 사이에 낀 1-사이클 논-올-제로 비트 패턴(one-cycle non-all-zero bit pattern)을 포함한다. 일례를 들면, 하나 이상의 테스트 패턴을 생성하는 단계는, 제1 테스트 패턴과 제2 테스트 패턴을 생성하는 단계를 포함하는데, 여기서 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 제2 테스트 패턴에 포함된 1 사이클 논-올-제로 비트 패턴과 동일하며, 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 공존하는 비트 패턴이 아니다. 다른 예를 들면, 하나 이상의 테스트 패턴을 생성하는 단계는, 제1 테스트 패턴과 제2 테스트 패턴을 생성하는 단계를 포함하는데, 여기서 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상이하다. 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 포함된 1의 수를 상이하게 가질 수 있다.
일 실시예에서, 테스트 대상 기기는 플래시 메모리 제어기 칩이다.
일 실시예에서, 지정된 기능을 수행하는 단계는, 지정된 기능을 수행하기 위해 오류 확인 및 보정(ECC) 회로를 이용하는 단계를 포함한다. 지정된 기능은 ECC 복호화 동작이다. ECC 회로는 ECC 부호화 동작 및 ECC 복호화 동작을 수행하기 위해 공유된 회로를 사용한다.
본 발명의 이러한 목적 및 또 다른 목적들이, 다양한 기호와 도면들로 설명되는 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 이후에, 당해 기술분야에서 통상의 지식을 가진 자에게 명백하게 될 수 있음은 의심의 여지가 없다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템을 설명하는 다이어그램이다.
도 2는 테스트 패턴 생성기로부터 생성된 테스트 패턴과 제어기에 의해 획득된 샘플링된 테스트 패턴의 일례를 설명하는 다이어그램이다.
도 3은 도 1에 도시된 테스트 패턴 생성기로부터 생성된 상이한 테스트 패턴의 제1 예시를 설명하는 다이어그램이다.
도 4는 도 1에 도시된 테스트 패턴 생성기로부터 생성된 상이한 테스트 패턴의 제2 예시를 설명하는 다이어그램이다.
도 5는 도 1에 도시된 테스트 패턴 생성기로부터 생성된 상이한 테스트 패턴의 제3 예시를 설명하는 다이어그램이다.
도 6은 도 1에 도시된 ECC 회로의 일례를 설명하는 다이어그램이다.
도 7은 본 발명의 일 실시예에 따른, 테스트 대상 기기를 테스트하기 위한 방법을 설명하는 흐름도이다.
특정 구성요소를 지칭하기 위해 이하의 설명 및 청구범위의 전반에 걸쳐 특정한 용어들이 사용된다. 당해 기술분야에서 통상의 지식을 가진 자가 이해할 것처럼, 제조자들도 상이한 명칭으로 구성요소를 지칭할 수 있다. 본 명세서는 명칭은 상이하나 기능은 상이하지 않은 구성요소들을 서로 구별하도록 의도하지는 않는다. 이하의 설명 및 청구범위에서, "포함하는"의 용어는 개방형으로 이용되는 것이며, 따라서 이는 "포함하나, 이에 한정되지 않는"의 의미로 해석될 것이다. 또한, "연결"의 용어는 간접적 또는 직접적인 전자적 연결 중 어느 하나를 의미하는 것으로 의도된다. 따라서, 하나의 기기가 다른 기기와 연결되면, 그 접속은 다른 기기 또는 접속을 통해, 직접적인 전자적 접속 또는 간접적인 전자적 접속을 통하는 것일 수 있다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템을 설명하는 다이어그램이다. 테스트 시스템(100)은 테스트 장치(예컨대, 테스터(102))와 테스트 대상 기기(예컨대, 플래시 메모리 제어기 칩(104))를 포함한다. 테스터(102)는 접속 인터페이스(112), 테스트 패턴 생성기(114), 및 결정 논리(decision logic)(116)를 포함한다. 플래시 메모리 제어기 칩(104)은 접속 인터페이스(122), 온-칩 클록 소스(on-chip clock source)(예컨대, 클록 생성기(123)), 제어기(124), 및 기능 블록(예컨대, 오류 확인 및 보정(ECC) 회로(126))을 포함한다. 본 발명과 관계 있는 구성요소들만이 도 1에 도시되었음을 알아야 한다. 실제로는, 테스터(102)는 여기에 포함된 추가 구성요소(들)을 가질 수 있고, 및/또는 플래시 메모리 제어기 칩도 여기에 포함된 추가 구성요소(들)을 가질 수 있다.
테스터(102)와 플래시 메모리 제어기 칩(104)은, 입력/출력(input/output, I/O) 인터페이스로서 동작하는 접속 인터페이스(112, 122)를 통해 연결된다. 예를 들어, 접속 인터페이스(112)는 프로브(probe)를 포함할 수 있고, 접속 인터페이스(122)는 컨택(contact)을 포함할 수 있다. 본 실시예에서, 테스터(102)는 낮은 클록 속도로 테스트 데이터를 제공하기 위한 저속 테스터(lower-speed tester)인 반면에, 플래시 메모리 제어기 칩(104)은 일반적인 작동 하에서 더 높은 클록 속도로 플래시 메모리(도시되지 않음)의 액세스(판독/기록)를 제어하도록 구성된다. 본 발명은 일반적인 스캔 체인에 기초한 급속 테스트 대신에, 플래시 메모리 제어기 칩(104) 내에 저속 테스트 데이터를 공급함으로써 플래시 메모리 제어기 칩(104)으로의 급속 기능 테스트의 적용을 제안한다. 더 상세한 것은 이하에서 설명된다.
테스터(102)의 테스트 패턴 생성기(114)는 복수의 비트 패턴으로 구성된 테스트 패턴(TP1)을 생성하기 위해 배치된다. 일례를 들면, 각각의 비트 패턴은 8개의 비트로 구성되는데(즉, 1 바이트(byte)), 이에 한정되는 것은 아니다. 테스트 패턴 생성기(114)는 테스트 패턴(TP1)을 접속 인터페이스(112)에 출력한다. 본 실시예에서, 접속 인터페이스(112)는 클락 사이클 당 하나의 비트 패턴(예컨대, 1 바이트)을 전송하기 위해 배치되는데, 여기서 테스트 패턴(TP1)이 제1 클록 속도(f1)에서 전송된다. 따라서, 플래시 메모리 제어기 칩(104)의 접속 인터페이스(122)는, 제1 클록 속도(f1)에서 전송된 테스트 패턴(TP1)을 수신하기 위해 배치되고, 수신된 테스트 패턴(TP1)을 제어기(124)에 전달한다. 클록 생성기(123)는 제어기(124)와 ECC 회로(126)에 내부 기준 신호(CLKREF)를 생성하기 위해 배치되는데, 여기서 내부 기준 신호(CLKREF)는 제1 클록 속도(f1)보다 높은 제2 클록 속도(f2)를 가진다. 예를 들어, 클록 생성기(123)은 위상-동기 루프(phase-locked loop, PLL)를 이용하여 구현될 수 있다. 제어기(124)와 ECC 회로(126)은 내부 기준 신호(CLKREF)에 기초하여 동작한다. 본 실시예에서, 제어기(124)는 제2 클록 속도(f2)를 이용함으로써 테스트 패턴(TP1)을 샘플링하여, 샘플링된 테스트 패턴(TP1')을 생성하기 위해 배치된다. ECC 회로(126)는 샘플링된 테스트 패턴(TP1')에 대해 지정된 기능(예컨대, ECC 복호화 동작)을 수행하여, 기능 테스트 결과로서의 복호화 결과(DR1)를 생성하기 위해 배치된다. 다음에, 제어기(124)는 접속 인터페이스(112, 122)를 통해, 테스트 패턴(TP1)에 응하여 생성된 기능 테스트 결과(즉, DR1)를 결정 논리(116)에 전송한다. 이는, 플래시 메모리 제어기 칩(104)에서의 접속 인터페이스(122)가 기능 테스트 결과(즉, DR1)를 출력하고, 테스터(102)에서의 접속 인터페이스(112)가 기능 테스트 결과(즉, DR1)를 수신한다는 것이다. 다음에, 결정 논리(116)는 기능 테스트 결과(즉, DR1)를 참조하여, 플래시 메모리 제어기 칩(104)이 급속 기능 테스트를 통과하는지를 결정한다.
플래시 메모리 제어기 칩(104)은 급속 기능 테스트가 수행되는 경우에, 일반 기능 모드 하에서 동작하도록 제어된다는 것을 알아야 한다. 그 외에도, 리드 플래시 메모리 동작(read flash memory action)이 제어기(124)에 의해 이루어져, 플래시 메모리(도시되지 않음)로부터 판독된 저장된 데이터로서의 샘플링된 테스트 패턴(TP1')을 획득한다. 다시 말하면, 샘플링된 테스트 패턴(TP1')은 테스터(102)에 의해 제공된 테스트 패턴(TP1)의 샘플링으로부터 유도된 수도 플래시 메모리 데이터(pseudo flash memory data)이다. ECC 회로(126)는 샘플링된 테스트 패턴(TP1')의 연속한 비트를 복호될 코드워드(codeword)로서 취급할 수 있다. ECC 회로(126)는 오류 확인 및 보정 능력을 가지도록 설계되며, 오류 비트의 수가 수용 가능한 수준을 초과하지 않는다면, 샘플링된 테스트 패턴(TP1')에 현존하는 오류 비트는 ECC 회로(126)에 의해 보정될 것이다. 본 실시예에서의 ECC 회로(126)가, 포함된 980개의 패리티 비트를 가지는 BCH(Bose, Ray-Chaudhuri and Hocquenghem) 코드워드를 복호하도록 구성되었음을 가정하면, ECC 회로(126)는 그에 따라 BCH 코드워드의 데이터 블록에서 발견된 최대 70개의 오류 비트를 보정할 수 있다. 저속 테스터를 이용하여 ECC 회로(126)에 대해 기능 테스트를 수행하는 목적을 달성하기 위해, 테스트 패턴 생성기(114)는 ECC 회로(126)의 오류 확인 및 보정 능력과 제1 클록 속도(f1)에 대한 제2 클록 속도(f2)의 주파수 비에 기초하여 테스트 패턴(TP1)을 생성해야 한다. 제2 클록 속도(f2)가 제1 클록 속도(f1)보다 높기 때문에, 하나의 클록 사이클에서 전송된 비트 패턴은 제어기(124)에 의해 여러 번 샘플링 될 것이다. ECC 회로(126)가 최대 M개의 비트를 보정할 수 있고 제1 클록 속도(f1)에 대한 제2 클록 속도(f2)의 주파수 비가 K(즉, K=f2/f1)인 경우에는, 테스트 패턴(TP1)에 의도적으로 포함된 오류 비트의 수 N이 다음의 조건을 만족할 것이 요구된다: N*L≤M. 따라서, 샘플링된 테스트 패턴(TP1')에 포함된 오류 비트는, ECC 회로(126)가 결함이 없는 한 ECC 회로(126)에 의해 보정될 것이 확실시된다. 이는, ECC 회로가 정상적으로 동작하면, 복호화 결과(DR1)가 오류로부터 자유롭다는 것이고, 그렇지 않으면 플래시 메모리 제어기 칩(104)이 급속 기능 테스트를 통과하지 못했다는 것이다.
테스트 패턴 생성기(114)로부터 생성된 테스트 패턴과 제어기(124)에 의해 획득된 샘플링된 테스트 패턴의 일례를 도시하는 다이어그램인 도 2를 참조한다. 도 2에 도시된 것처럼, 테스터(102)로부터 전송된 테스트 패턴(TP1)은 선행하는 1-사이클 올-제로 비트 패턴 "00"(즉, 00000000)과 뒤따르는 1-사이클 올-제로 비트 패턴 "00"(즉, 00000000) 사이에 끼인 1-사이클 논-올-제로 비트 패턴 "5B"(즉, 01011011)를 가지는데, 여기서 1-사이클 논-올-제로 비트 패턴 "5B"(즉, 01011011)은 오류 비트를 의도적으로 도입하기 위해 이용된다. 바람직하게, 테스트 패턴(TP1)은 1-사이클 논-올-제로 비트 패턴 "5B"에 앞선 다수의 연속하는 1-사이클 올-제로 비트 패턴 "00"을 가지고, 1-사이클 논-올-제로 비트 패턴 "5B"에 따르는 다수의 연속하는 1-사이클 올-제로 비트 패턴 "00"를 가질 수 있다. 본 예시에서, 제1 클록 속도(f1)는 10MHz(메가헤르츠, megahertz)이고, 제2 클록 속도(f2)는 130MHz이다. 따라서, 하나의 외부 클록 사이클이 정확하게 100ns(나노세컨드, nanosecond)와 동일하고, 하나의 내부 클록 사이클은 대략 7.6ns와 동일하다. 그 결과로서, 하나의 외부 클록 사이클에 전송된 논-올-제로 비트 패턴 "5B"(즉, 1-바이트의 "5B" 패턴)가 13번 샘플링되어 샘플링된 테스트 패턴(TP1') 내의 13-바이트의 "5B" 패턴을 생성한다. 구체적으로, 1-사이클 논-올-제로 비트 패턴 "5B"는 5개의 1과 3개의 0을 가지며, 테스트 패턴(TP1')은 분배된 65개의 오류 비트(즉, 1들)를 가지는 오류 패턴으로서 동작하는 13-바이트의 "5B" 패턴에 의해 의도적으로 수정된 데이터 블록을 가지는 올-제로 코드워드로서 취급될 수 있다. ECC 회로(126)가 BCH 코드워드의 데이터 블록에서 발견된 최대 70개의 오류 비트를 보정할 수 있음을 가정한다. ECC 회로(126)가 포함된 어떠한 결함도 가지지 않으면, 복호화 결과(DR1)는 올-제로 데이터 블록일 것이다. 따라서, 결정 논리(116)는 복호화 결과(DR1)를 확인하여, 플래시 메모리 제어기 칩(104)이 정상 칩인지 또는 고장난/불완전한 칩인지를 판정할 수 있다.
전술한 실시예에서는, 테스터(102)가 플래시 메모리 제어기 칩에 급속 기능 테스트를 적용하기 위해 단일의 테스트 패턴을 생성할 수 있다. 그러나, 이는 단지 설명 목적을 위한 것이며, 본 발명에 대한 한정 사항으로 해석되어서는 안 된다. 테스트 능력을 향상시키기 위해, 테스터(102)는 복수의 테스트 패턴을 연속하여 생성하도록 구성될 수 있으며, 이후 플래시 메모리 제어기 칩이 정상 칩인지 또는 고장난/불완전한 칩인지를, 테스트 패턴에 응하여 연속적으로 생성된 복수의 기능 테스트 결과에 기초하여 판정할 수 있다. 도 1을 다시 참조한다. 대안적인 설계에서, 테스트 패턴 생성기(114)는 다른 테스트 패턴(TP2)을 추가로 생성하고, 제어기(124)는 테스트 패턴(TP2)를 샘플링함으로써 다른 샘플링된 테스트 패턴(TP2')을 추가로 생성하며, ECC 회로(126)는 샘플링된 테스트 패턴(TP2')에 대해 ECC 복호화 동작을 추가로 수행하여, 기능 테스트 결과로서 동작하는 복호화 결과(DR2)를 생성한다. 당해 기술분야에서 통상의 지식을 가진 자는, 테스트 패턴(TP1)에 기초한 급속 기능 테스트에 대한 상술한 내용을 읽은 후에, 테스트 패턴(TP2)에 기초한 급속 기능 테스트의 상세한 내용을 충분히 이해할 수 있으므로, 여기서는 간략한 기재를 위해 추가의 설명을 생략한다.
테스트 패턴(TP2)는 패턴 위치 및/또는 1-사이클 논-올-제로 비트 패턴의 패턴 내용의 면에서 테스트 패턴(TP1)과 차이를 보인다. 도 3은 도 1에 도시된 테스트 패턴 생성기(114)로부터 생성된 상이한 테스트 패턴의 제1 예시를 도시하는 다이어그램이다. 도 3에서 도시된 것처럼, 각각의 테스트 패턴(TP1) 및 테스트 패턴(TP2)은 선행하는 1-사이클 올-제로 비트 패턴 "00"과 뒤따르는 1-사이클 올-제로 비트 패턴 "00" 사이에 끼인 동일한 1-사이클 논-올-제로 비트 패턴 "5B"을 포함한다. 그러나, 테스트 패턴(TP1)의 1-사이클 논-올-제로 비트 패턴 "5B"과 테스트 패턴(TP2)의 1-사이클 논-올-제로 비트 패턴 "5B"은 공존하는 비트 패턴이 아니다. 본 예시에서는, 테스트 패턴(TP1)의 1-사이클 논-올-제로 비트 패턴 "5B"과 비교하여, 테스트 패턴(TP2)의 1-사이클 논-올-제로 비트 패턴 "5B"은 하나의 외부 클록 사이클만큼 빨리 전송된다.
도 4는 도 1에 도시된 테스트 패턴 생성기(114)로부터 생성된 상이한 테스트 패턴의 제2 예시를 도시하는 다이어그램이다. 도 4에 도시된 것처럼, 테스트 패턴(TP1)은 선행하는 1-사이클 올-제로 비트 패턴 "00"과 뒤따르는 1-사이클 올-제로 비트 패턴 "00" 사이에 끼인 1-사이클 논-올-제로 비트 패턴 "5B"을 포함하고, 테스트 패턴(TP2)는 선행하는 1-사이클 올-제로 비트 패턴 "00"과 뒤따르는 1-사이클 올-제로 비트 패턴 "00" 사이에 끼인 상이한 1-사이클 논-올-제로 비트 패턴 "F1"을 포함한다. 본 예시에서, 테스트 패턴(TP1)의 1-사이클 논-올-제로 비트 패턴 "5B"와 테스트 패턴(TP2)의 1-사이클 논-올-제로 비트 패턴 "F1"(즉, 11110001)은 공존하는 비트 패턴이다.
도 5는 도 1에 도시된 테스트 패턴 생성기(114)로부터 생성된 상이한 테스트 패턴의 제3 예시를 도시하는 다이어그램이다. 도 5에 도시된 것처럼, 테스트 패턴(TP1)은 선행하는 1-사이클 올-제로 비트 패턴 "00"과 뒤따르는 1-사이클 올-제로 비트 패턴 "00" 사이에 끼인 1-사이클 논-올-제로 비트 패턴 "5B"을 포함하고, 테스트 패턴(TP2)는 선행하는 1-사이클 올-제로 비트 패턴 "00"과 뒤따르는 1-사이클 올-제로 비트 패턴 "00" 사이에 끼인 상이한 1-사이클 논-올-제로 비트 패턴 "F1"을 포함한다. 본 예시에서, 테스트 패턴(TP1)의 1-사이클 논-올-제로 비트 패턴 "5B"와 테스트 패턴(TP2)의 1-사이클 논-올-제로 비트 패턴 "F1"은 공존하는 비트 패턴이 아니다.
전술한 예시들에서, 각각의 논-올-제로 비트 패턴 "5B" 및 "F1"은 포함된 동일한 수의 1(즉, 오류 비트)을 가진다. 그러나, 이는 단지 설명 목적을 위한 것이며, 본 발명에 대한 한정 사항으로 해석되어서는 안 된다. 다르게는, 테스트 패턴(TP1)과 테스트 패턴(TP2)의 1-사이클 논-올-제로 비트 패턴이 상이한 수의 1(즉, 오류 비트)을 가질 수 있다. 저속 테스터를 통한 테스트 대상 기기에 급속 기능 테스트를 적용한다는 목적은 동일하게 달성된다.
하나의 예시적인 설계에서, ECC 회로(126)는 ECC 부호화 동작뿐만 아니라 ECC 복호화 동작의 수행도 전담하는 구성 가능한 ECC 엔진이다. 도 1에 도시된 ECC 회로(126)의 일례를 도시하는 다이어그램인 도 6을 참조한다. 본 예시에서, ECC 회로(126)는 ECC 부호화 동작과 ECC 복호화 동작을 수행하기 위해 공유된 회로를 사용하도록 배치된다. 더 구체적으로는, ECC 회로(126)가 구성 가능하기 때문에, ECC 회로(126)는 ECC 부호기(encoder) 또는 ECC 복호기(decoder)로서 역할하도록 구성될 수 있다. 급속 기능 테스트가 ECC 복호화 기능에 의해 생성된 기능 테스트 결과를 획득하는 것이더라도, ECC 부호화 기능도, ECC 부호화 기능과 ECC 복호화 기능이 동일한 회로를 이용하여 수행된다는 점으로부터, 테스트될 것이다.
도 7은 본 발명의 일 실시예에 따른 테스트 대상 기기를 테스트하기 위한 방법을 도시하는 흐름도이다. 실질적으로 동일한 결과가 제공되므로, 각 단계들은 도 7에 도시된 정확한 순서에 따라 실행될 필요는 없다. 본 방법은 도 1에 도시된 테스트 시스템(100)에 의해 채용될 수 있고, 간략하게 아래와 같이 정리될 수 있다.
단계 700: 시작한다.
단계 702: 테스트 대상 기기(예컨대, 플래시 메모리 제어기 칩(104))를 설정하여 일반 기능 모드로 진입한다.
단계 704: 제어기(124)를 설정하여 판독 플래시 메모리 동작(read flash memory action)을 수행한다.
단계 706: 하나 이상의 테스트 패턴을 생성한다.
단계 708: 제1 클록 속도로 전송된 하나 이상의 테스트 패턴을 테스트 대상 기기에 공급한다.
단계 710: 제1 클록 속도보다 높은 제2 클록 속도를 이용함으로써 하나 이상의 테스트 패턴을 샘플링하여, 하나 이상의 샘플링된 테스트 패턴을 생성한다.
단계 712: 하나 이상의 샘플링된 테스트 패턴에 대해 지정된 기능(예컨대, ECC 복호화 동작)을 수행하여, 하나 이상의 기능 테스트 결과를 생성한다.
단계 714: 하나 이상의 기능 테스트 결과를 출력한다.
단계 716: 하나 이상의 기능 테스트 결과에 따라, 테스트 대상 기기가 급속 기능 테스트를 통과하는지를 판정한다.
단계 718: 종료한다.
전술한 내용들을 읽은 후에, 당해 기술분야에서 통상의 지식을 가진 자라면 도 7에 도시된 각각의 단계들에 대한 상세한 내용을 충분히 이해할 수 있으므로, 간략한 기재를 위해 여기서 추가로 설명하지는 않는다.
전술한 실시예들에서, 플래시 메모리 제어기 칩(104)은 단지 저속 테스트 패턴 입력에 기초한, 제안된 급속 기능 테스트 방식을 이용하여 테스트되는 테스트 대상 기기의 일례로서 제공된 것에 불과하다. 저속 테스트 패턴 입력에 기초한, 제안된 급속 기능 테스트 방식은 다른 반도체 제품을 테스트하기 위해 채용될 수도 있다. 예를 들어, 저속 테스트 패턴 입력에 기초한, 제안된 급속 기능 테스트 방식은 ECC 복호화 기능을 구비한 어떠한 반도체 제품을 테스트하기 위해서도 채용될 수 있다. 이러한 대안적 설계들은 모두 본 발명의 범위 내에 포함된다.
전술한 실시예들에서는, ECC 회로(126)는 단지 테스트 대상 기기의 기능 테스트 결과를 생성하기 위해 샘플링된 테스트 패턴의 처리를 담당하는 기능 블록의 일례로서 제공된 것에 불과하다. 저속 테스터에 의해 제공되는 테스트 패턴을 샘플링하기 위한, 더 높은 클록 속도를 이용함으로써 도출되는 샘플링된 테스트 패턴은 테스트 대상인 다른 기기의 상이한 기능 블록에 공급되어, 테스트 대상인 다른 기기에 급속 기능 테스트를 적용하도록 할 수 있다. 이러한 대안적 설계들은 모두 본 발명의 범위 내에 포함된다.
당해 기술분야에서 통상의 지식을 가진 자라면, 본 기기 및 방법의 다양한 수정 및 그 대체물들이 본 발명에서의 교시된 내용을 보유하면서 만들어질 수 있음을 충분히 이해할 것이다. 따라서, 전술한 내용은 오직 첨부된 청구범위의 경계 및 그 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 제1 클록 속도로 전송된 테스트 패턴을 수신하고 기능 테스트 결과를 출력하도록 구성된 접속 인터페이스;
    상기 제1 클록 속도보다 높은 제2 클록 속도를 사용함으로써 상기 테스트 패턴을 샘플링(sampling)하고, 이에 따라 샘플링된 테스트 패턴을 생성하도록 구성된 제어기; 및
    상기 샘플링된 테스트 패턴에 대해 지정된 기능을 수행하고, 이에 따라 기능 테스트 결과를 생성하도록 구성된 기능 블록
    을 포함하고,
    상기 기능 블록은 오류 확인 및 보정(error checking and correction, ECC) 회로인, 테스트 대상 기기.
  2. 제1항에 있어서,
    상기 테스트 대상 기기는 플래시 메모리 제어기 칩(flash memory controller chip)인, 테스트 대상 기기.
  3. 삭제
  4. 제1항에 있어서,
    상기 지정된 기능은 ECC 복호화(decoding) 동작인, 테스트 대상 기기.
  5. 제4항에 있어서,
    상기 ECC 회로는 ECC 부호화(encoding) 동작 및 ECC 복호화 동작을 수행하기 위해 공유된 회로를 사용하도록 구성되는, 테스트 대상 기기.
  6. 제1항에 있어서,
    상기 제어기 및 상기 기능 블록에 대한 내부 기준 클록(internal reference clock)을 생성하도록 구성되는 클록 생성기를 더 포함하고,
    상기 내부 기준 클록은 상기 제2 클록 속도를 가지는, 테스트 대상 기기.
  7. 하나 이상의 테스트 패턴을 생성하도록 구성되는 테스트 패턴 생성기; 및
    급속 기능 테스트(at-speed functional test)를 위한 테스트 대상 기기에, 상기 하나 이상의 테스트 패턴을 전송하고, 상기 테스트 대상 기기로부터 하나 이상의 기능 테스트 결과를 수신하도록 구성되는 접속 인터페이스
    를 포함하고,
    상기 하나 이상의 테스트 패턴은 상기 테스트 대상 기기가 상기 급속 기능 테스트를 수행하는 제2 클록 속도보다 낮은 제1 클록 속도로 상기 접속 인터페이스에 의해 전송되며,
    상기 접속 인터페이스에 의해 전송된 각각의 테스트 패턴은, 선행하는 1-사이클 올-제로 비트 패턴(one-cycle all-zero bit pattern)과 뒤따르는 1-사이클 올-제로 비트 패턴 사이에 낀 1-사이클 논-올-제로 비트 패턴(one-cycle non-all-zero bit pattern)을 포함하는, 테스터.
  8. 삭제
  9. 제7항에 있어서,
    상기 하나 이상의 테스트 패턴은 제1 테스트 패턴과 제2 테스트 패턴을 포함하고,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 상기 제2 테스트 패턴에 포함된 1 사이클 논-올-제로 비트 패턴과 동일하며,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 공존하는(co-located) 비트 패턴이 아닌, 테스터.
  10. 제7항에 있어서,
    상기 하나 이상의 테스트 패턴은 제1 테스트 패턴과 제2 테스트 패턴을 포함하고,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상이한, 테스터.
  11. 제10항에 있어서,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴에는 상이한 수의 1이 포함되어 있는, 테스터.
  12. 하나 이상의 테스트 패턴을 생성하는 단계;
    제1 클록 속도로 전송된 상기 하나 이상의 테스트 패턴을 테스트 대상 기기에 공급하는 단계;
    상기 제1 클록 속도보다 높은 제2 클록 속도를 사용함으로써 상기 하나 이상의 테스트 패턴을 샘플링하고, 이에 따라 하나 이상의 샘플링된 테스트 패턴을 생성하는 단계;
    상기 하나 이상의 샘플링된 테스트 패턴에 대해 지정된 기능을 수행하고, 이에 따라 하나 이상의 기능 테스트 결과를 생성하는 단계; 및
    상기 하나 이상의 기능 테스트 결과를 출력하는 단계
    를 포함하고,
    전송된 각각의 테스트 패턴은 선행하는 1-사이클 올-제로 비트 패턴과 뒤따르는 1-사이클 올-제로 비트 패턴 사이에 낀 1-사이클 논-올-제로 비트 패턴을 포함하는 테스트 대상 기기를 테스트하기 위한 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 하나 이상의 테스트 패턴을 생성하는 단계는,
    제1 테스트 패턴과 제2 테스트 패턴을 생성하는 단계를 포함하고,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 상기 제2 테스트 패턴에 포함된 1 사이클 논-올-제로 비트 패턴과 동일하며,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 공존하는 비트 패턴이 아닌, 테스트 대상 기기를 테스트하기 위한 방법.
  15. 제12항에 있어서,
    상기 하나 이상의 테스트 패턴을 생성하는 단계는,
    제1 테스트 패턴과 제2 테스트 패턴을 생성하는 단계를 포함하고,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴은 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상이한, 테스트 대상 기기를 테스트하기 위한 방법.
  16. 제15항에 있어서,
    상기 제1 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴과 상기 제2 테스트 패턴에 포함된 1-사이클 논-올-제로 비트 패턴에는 상이한 수의 1이 포함되어 있는, 테스트 대상 기기를 테스트하기 위한 방법.
  17. 제12항에 있어서,
    상기 테스트 대상 기기는 플래시 메모리 제어기 칩인, 테스트 대상 기기를 테스트하기 위한 방법.
  18. 제12항에 있어서,
    상기 지정된 기능을 수행하는 것은, 상기 지정된 기능을 수행하기 위해 오류 확인 및 보정(ECC) 회로를 이용하는 단계를 포함하는, 테스트 대상 기기를 테스트하기 위한 방법.
  19. 제18항에 있어서,
    상기 지정된 기능은 ECC 복호화 동작인, 테스트 대상 기기를 테스트하기 위한 방법.
  20. 제19항에 있어서,
    상기 ECC 회로는 ECC 부호화 동작 및 ECC 복호화 동작을 수행하기 위해 공유된 회로를 사용하도록 구성되는, 테스트 대상 기기를 테스트하기 위한 방법.
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