JP2007234009A - 組込み自己試験及びデバッグ機能を有する同時コードチェッカー及びハードウエア効率的高速ｉ／ｏ - Google Patents

Abstract

【課題】高速データ伝送エラーに関して試験するためのシステム、装置、及び方法を提供する。
【解決手段】高速入出力システムにおけるエラーを試験する方法、装置、及びシステム。システム及び装置は、データパケットの静的特性及びパケットを含むデータストリームの動的特性を通じて符号化済みデータパケット内のエラーを検査するための同時コードチェッカーを含むことができる。方法は、データパケットの静的特性及びパケットを含むデータストリームの動的特性を用いて無効符号化済みパケットを検出する段階を伴う場合がある。同時コードチェッカー論理の設計を最適化する方法は、無指定条件を用い、同時コードチェッカー回路は、論理素子及び半導体面積要件が低減される。
【選択図】図１

Description

関連出願への相互参照
本出願は、Ｃｈｉｎｓｏｎｇ Ｓｕｌ、Ｈｏｏｎ Ｃｈｏｉ、及びＧｉｊｕｎｇ Ａｈｎにより２００６年１月２０日出願の「同時コードチェッカー」という名称の米国特許仮出願第６０／７６０，６０１号の「３５ Ｕ．Ｓ．Ｃ §１１９」の下での恩典を請求するものであり、この出願は、引用によって組み込まれている。
本出願はまた、発明者Ｃｈｉｎｓｏｎｇ Ｓｕｌの名において２００６年６月２７日出願の「プログラマブル試験クロックコントローラを用いて電子回路を走査ベースで試験するための設定可能な試験クロックを発生させる試験クロック制御構造」という名称の米国一般特許出願第１１／４７６，４５７号に対する「３５ Ｕ．Ｓ．Ｃ §１２０」の下での恩典を請求するものであり、この出願は、引用によって組み込まれている。
本発明は、一般的に高速データ伝送エラーに関して試験するためのシステム、装置、及び方法に関し、より具体的には、同時コードチェッカーを用いてエラーに関してデータストリームを検査するためのシステム、装置、及び方法、並びに同時コードチェッカー論理回路の最適化に関する。

関連技術の上述の例及びそれらに関連する制限は例示的であり、排他的ではないことを意図している。関連技術の他の制限は、明細書の読解及び図面の考察によって当業者には明らかになるであろう。
「高速入出力（ＨＳＩＯ）」のための最も一般的な組込み試験は、２つの同一「擬似乱数バイナリシーケンス（ＰＲＢＳ）」発生器を用いており、一方は送信機（ＴＸ）に設けられ、他方は受信機（ＲＸ）に設けられる。両方のＰＲＢＳは、同期させる必要があり、それによってＴＸが発生させるものをＲＸが正確に複製することを可能にする。ＲＸは、受信データ伝送を予想したものと比較し、受信データ伝送と試験データセットにおいて発生させた伝送との間に差異がある場合は失敗を識別する。ＰＲＢＳによって発生させた又は検査されたテストパターンは、用いるＬＦＳＲ多項式によって制限される。ＰＲＢＳで用いられるＬＦＳＲは、通常は擬似乱数パターンの単一シーケンスを供給することができる。付加的なパターンが必要な場合は、それらは、余分なハードウエアを追加することによって実施することができる。

多くの「高速入出力（ＨＳＩＯ）」システムはまた、１０ビットＤＣ均衡クロック埋め込み符号化手法などを用いて伝送に向けてデータを符号化する。ＩＢＭの８Ｂ／１０Ｂ符号化手法は、そのような手法の一例であり、８ビット値を１０ビットのコードワードに符号化する。各８ビット値は、２つの割り当てコードワードを有し、データストリーム内の１と０の個数の均衡を取ることが可能になる。何らかの特定数のコードワードにわたって１と０の個数が同じか又は実質的に同じ場合には、信号は、その特定数のコードワードにわたって均衡したＤＣ電圧レベルを一定にする。１と０の間の個数の差異は、不均衡又はＤＣ値として定義することができる。ＤＣ均衡化は、符号間干渉（ＩＳＩ）問題を低減し、ＡＣ結合をより適用可能にするためのものである。例えば、コードワードシーケンス内の１と０の個数が１（又は０）にバイアスされると、チャンネルのバイアス状態に打ち勝つためにより大きなエネルギを必要とするので、０（又は１）の伝送は困難である。従って、伝送された反対の状態の符号は、エラー状態で復元されるであろう。例えば、３つの連続するコードワード（００００００００００、００００００００１０、００００００００００）がチャンネルを通じて伝送された場合には、符号は、ＩＳＩ問題によって失われると考えられる。多くの「高速Ｉ／Ｏ（ＨＳＩＯ）」システムは、電源及び接地から来る低周波数の電圧ノイズを遮断するために送信器と受信機の間にコンデンサを用いるＡＣ結合を使用する。例えば、上述のような低周波数データストリームは遮断される場合があり、その結果、受信信号電圧の歪み及びエラーを生じるであろう。受信データエラーを特定の目標値以内に保持するために、コードワードの最大許容不均衡が、伝送において指定される。伝送コードワードにおいて許容される最大不均衡は、ＤＣ均衡として定義される。ＩＢＭの８Ｂ／１０Ｂ符号化手法は、当業技術で公知であり、Ａ．Ｘ．Ｗｉｄｍｅｒ及びＰ．Ａ．Ｆｒａｎａｓｚｅｋ著「ＤＣ均衡、分割ブロック、８Ｂ／１０Ｂ伝送コード」、「ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．」、第２７巻、第５号、４４０〜４５１頁、１９８３年９月による論文に説明されており、この論文は、引用によって本明細書に組み込まれている。

米国特許仮出願第６０／７６０，６０１号 米国一般特許出願第１１／４７６，４５７号 Ａ．Ｘ．Ｗｉｄｍｅｒ及びＰ．Ａ．Ｆｒａｎａｓｚｅｋ著「ＤＣ均衡、分割ブロック、８Ｂ／１０Ｂ伝送コード」、「ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．」、第２７巻、第５号、４４０〜４５１頁、１９８３年９月 Ｍ．Ａｂｒａｍｏｖｉｃｉ，Ｍ．Ｂｒｅｕｅｒ，及びＡ．Ｆｒｉｅｄｍａｎ著「デジタルシステムの試験及び試験可能な設計」、Ｗｉｌｅｙ−ＩＥＥＥプレス、１９９４年 Ｋ．Ｇｉｒｍｓｒｕｄ及びＭ．Ｓｍｉｔｈ著「直列ＡＴＡ記憶装置アーキテクチャ及び用途」、Ｉｎｔｅｌプレス、２００３年（１３０頁）

従来のＰＲＢＳ発生器、システム、及び方法の１つの欠点は、それらが、多くの場合にオンライン及び／又はオフライン試験、及び／又はチップのデバッグのようなシリコンチップを試験するための機能を欠くことである。オンライン及びオフラインデバッグ又は試験は、それぞれ、現場使用及び試験中に実施される試験を意味する。通常モードは、通常の使用状況下でチップを用いることを意味し、一方、試験モードは、試験環境においてチップを用いることを意味する。オンライン及びオフラインの両方を有することは、通信チャンネルの品質を現場において試験及び判断することができるので有利であると考えられる。

従来のＰＲＢＳシステム及び方法の付加的な欠点は、既知の送信試験データの適正な比較を受信データと比較していかなるエラー又は失敗も識別することができるように、ＴＸのＰＲＢＳとＲＸのＰＲＢＳを同期する必要があるという要件である。ＴＸのＰＲＢＳ及びＲＸのＰＲＢＳのシステムを用いている時に、試験中に伝送エラーが発生して同期失敗を引き起こした場合には、システムは回復することができない。そのような同期失敗の後の試験結果は、有意義なものではないであろう。
従って、従来のＰＲＢＳの問題及び制限を克服するためのシステム及び方法に対する必要性が残っている。

一態様では、本発明は、組込み自己試験及びデバッグ機能を有する同時コードチェッカー及びハードウエア効率的高速「入出力」を提供する。
別の態様では、本発明は、到着直列化及び符号化済みデータを符号化済みデータパケットに非直列化するように構成された並列化機構と、データパケットが無効であるか否かを判断するように構成されたコードブックと、データパケットが無効であり、データパケットを符号化するために用いられる符号化手法の仕様に反しているかを検査するように構成された仕様論理と、符号化済みデータパケットが無効である場合に、作動時に伝送エラーを登録するためのデータパケットエラー論理とを含む受信機を提供する。

別の態様では、本発明は、データ保全性を検証する方法を提供し、本方法は、到着直列化及び符号化済みデータパケットを受信する段階、到着直列化及び符号化済みデータパケットを非直列化する段階、データパケットが有効であることを検査する段階、符号化済みデータパケットのＤＣ（又はＲＤ）値を導出する段階、ＤＣ（又はＲＤ）値が有効又は無効ＤＣ（又はＲＤ）値であるかを判断する段階、及びＤＣ（又はＲＤ）値が無効であった場合に、到着非直列化及び符号化済みデータパケットに失敗のフラグを立てる段階を含む。

更に別の態様では、本発明は、データストリーム内の符号化済みデータパケットのＤＣ値を判断するように構成された同時コードチェッカー（Ｃ３）論理と、データストリームの状態を追跡するように構成された有限状態機械（ＦＳＭ）とを含むエラー検出回路を提供し、Ｃ３論理は、作動時に、符号化済みデータパケットのＤＣ値をＦＳＭに送信し、このＦＳＭは、ＤＣ値を用いてデータストリームの現在の状態が与えられた上でエラーが発生したかを判断する。

更に別の実施形態では、本発明は、コンピュータ可読媒体上に記憶されてコンピュータ装置の作動を制御するための命令を含むコンピュータプログラムを提供し、この命令は、到着直列化及び符号化済みデータパケットを受信する段階と、到着直列化及び符号化済みデータパケットを非直列化する段階と、データパケットの有効性を検査する段階と、符号化済みデータパケットのＤＣ（又はＲＤ）値を導出する段階と、ＤＣ（又はＲＤ）値が有効又は無効ＤＣ（又はＲＤ）値であるかを判断する段階と、非直列化及び符号化済みデータパケットが有効ＤＣ（又はＲＤ）値を持たない場合に、到着非直列化及び符号化済みデータパケットに失敗のフラグを立てる段階とを実行することによってコンピュータ装置にデータの保全性を検証させるための命令を含む。これらのＤＣ及び／又はＲＤ値は、ＤＣ値及びＲＤ値の両方が例示的な試験応答であるので、総称して試験応答と呼ぶことができる。

更に別の実施形態では、本発明は、システム内でデータストリームを用いて同時コードチェッカー（Ｃ３）論理の機能を試験する方法を提供し、本方法は、システムを試験モードに設定するように同時コードチェッカー（Ｃ３）論理内の少なくとも１つのレジスタをプログラムする段階と、コードワードをモニタし、検出した有効コードワードの個数を判断する段階と、所定数の有効コードワードを検出した場合には、ＣＤＤの試験制御回路が、移動不均衡有限状態機械（ＲＤ ＦＳＭ）を使用可能にしてデータストリームの有効性を検査する段階と、「ＲＤ ＦＳＭ」が使用可能にされた時に、「ＲＤ ＦＳＭ」を用いてデータストリームをモニタし、データストリームに対して適正に同期化する段階と、同期後に、Ｃ３が試験仕様を完了するまで継続して追跡する段階と、試験が完了した時に、Ｃ３論理を使用不可にする段階とを含む。

更に別の実施形態では、本発明は、論理的真理値表定義内でより多くの無指定条件を識別して指定することによって同時コードチェッカーを実施するための論理素子の数を低減するようにハードウエア回路設計を最適化する方法を提供する。更に別の態様では、本発明は、半導体素子として実施された時に論理回路要素が低減されてより小さな面積を有する回路及び装置を提供する。
本発明のこれら及び他の態様は、添付の説明及び図面に照らして明らかになるであろう。
本発明の実施形態は、図に示されている。しかし、実施形態及び図は、限定ではなく例示的なものであり、それらは、本発明の実施例を提供するものである。

下記の説明では、本発明の様々な態様の完全な理解を提供するために本発明のいくつかの特定的な実施形態を説明する。しかし、当業者は、本明細書に提供する説明を考察することによって本発明がそれらの特定の詳細又は特徴のうちの１つ又はそれよりも多くを用いずに又は他の構成要素などとの組合せで実施することができることを認識するであろう。他の事例においては、公知の実施、作動、又は回路要素は、本発明の様々な実施形態の態様の不明瞭化を避けるために詳細な図示又は説明を行わない。

例示的な実施形態は、高速Ｉ／Ｏシステムを含む。データ伝送は直列化され、符号化済みデータパケットの状態で受信機に送信される。受信機は、データパケットを非直列化し、符号化済みパケット及びデータストリームを無効性に関して検査するために論理式及びＤＣ／ＲＤ仕様のコードブックを含む同時コードチェッカーを用いる。一部の例示的な実施形態では、符号化済みデータパケットの静的特性及びデータストリームの動的特性が用いられる。一部の例示的な実施形態では、動的特性は、有限状態機械を用いて追跡することができる。
集積回路（ＩＣ）は、絶えずコスト及びサイズの圧力下にある。「高速入出力（ＨＳＩＯ）」装置は、ＨＳＩＯ装置の試験がより困難であり、専用の高性能自動試験機器（ＡＴＥ）を必要とする可能性があるために特に問題になる可能性がある。

少なくとも一部の実施形態では、オンライン試験モードにおいて本発明の試験が実施される。オンライン試験は、システムが通常機能モードで作動している間に有利に実施される。通常機能モード環境により近い状態で試験が行われるように、通常、これは、現場でシステムの他の構成要素が同時に作動している状態で実施される。従来のＰＲＢＳ「組込み自己試験（ＢＩＳＴ）」は、オンライン試験を実施することができないことが認められるであろう。従来のＰＲＢＳのＢＩＳＴは、試験中にのみ使用可能にすることができ、機能モードではそうすることができない。利点の１つは、現場でＢＥＲを測定することによってチャンネル品質を測定することができる点である。試験の作動条件は実際の用途の作動条件と少なくともある程度異なる可能性があるために、現場でのこのＢＥＲ測定は、試験において測定されるものよりも実際的であろう。すなわち、試験は、様々な用途の全てにおける試験下の装置又はシステムの性能を同様に模倣することは恐らくできないと考えられる。現場でのＢＥＲ測定は、考慮中の用途のチャンネル品質に関するより正確な測定とすることができ、又は少なくとも試験が可能な限りほぼ同一の条件下で実施されたというある程度の信頼性をもたらすことができる。

提案するシステム、方法、及び装置は、利点の中でもとりわけ、「集積回路（ＩＣ）」生産の改善及びＨＳＩＯ装置における試験コストの低減をもたらす。これは、他の方法に比較して効率的かつ強力な方式で達成することができる。有利な態様においては、提案するシステム、方法、及び装置は、符号化済みデータストリームの有効性を検査する。本発明のこれら及び他の利点は、いくつかの図面を含む添付の詳細説明を読解することによって当業者には明らかになるであろう。

図１は、符号化済みデータを伝送エラーに関して検査するように構成された「高速入出力」又はＩ／Ｏ（ＨＳＩＯ）装置の一例を示している。一般的に、エラーは、起こっていれば、送信（ＴＸ）側、伝送中、又は受信（ＲＸ）側、又は場所の組合せにおいて発生している可能性がある。１つの非限定的な実施形態では、受信機１００は、並列化機構１０２、同時コードチェッカー（Ｃ３）１０４、及び復号器１０６を含む。一部の非限定的な例示的実施形態では、例えば、図１に示すようなＨＳＩＯ装置は、任意的にではあるが有利な態様においては、試験下の装置（ＤＵＴ）に組込み試験機能をもたらすために同一のチップ上に実施することができる。

並列化機構１０２は、直列化及び符号化高速データ伝送を受信するように構成されている。並列化機構は、復号器１０６及びＣ３（１０４）に連結される。並列化機構１０２は、受信した直列データパケットを非直列化し、結果として生じる非直列化データを復号器１０６及びＣ３（１０４）に転送するように構成されている。並列化機構１０２と復号器１０６、及び並列化機構１０２とＣ３（１０４）の間を連結する方式は、公知の又は便利なあらゆる方式で達成することができる。例えば、並列化機構及び復号器は、データバスシステムを用いて連結することができる。
復号器１０６は、連結された並列化機構１０２から受信する符号化済みデータパケットを復号化するように構成されている。復号器１０６は、公知の又は便利なあらゆる装置及び／又はシステムに復号化済みデータを送信することができる。符号化済みデータパケットは、公知の又は便利なあらゆる方式で符号化することができる。

一部の例示的な実施形態では、符号化済みデータパケットは、送信される１と０の個数の均衡を取るような方式で符号化されることになる。一部の実施形態と共に用いることができるデータパケット符号化手法の非限定的な例は、当業技術で公知のＩＢＭの８Ｂ／１０Ｂ、５Ｂ／６Ｂ、４Ｂ／６Ｂ、及び／又は公知か又は今後開発される可能性がある他の符号化手法を含む。一部の例示的な実施形態では、伝送データは、ＤＣ均衡が取られたクロック埋め込みの１０ビット符号化手法を用いて符号化することができる。

同時コードチェッカー（Ｃ３）２０４は、コードブック２１２及びＤＣ／ＲＤ仕様２１４を含む。コードブック２１２は、組合せ論理回路又は読取専用メモリ（ＲＯＭ）として、又は他の方法で実施することができる。ＤＣ及び／又はＲＤ仕様は、例えば有限状態機械として、又は公知又は便利な他の方法で実施することができる。Ｃ３（２０４）は、連結された並列化機構２０２から符号化済みデータパケットを受信する。次に、符号化済みデータパケットは、コードブック２１２内の論理式及びＤＣ／ＲＤ仕様２１４を用いて符号化状態のままで有効性又は無効性に関して検査することができる。

コードワードを入力とし、出力として有効又は無効を考えてコードブック内に含まれる有効コードワードを合成することによって得ることができるコードブック２１２内の論理式は、通常は、用いる符号化手法に依存するであろう。一部の例示的な実施形態では、コードブックは、異なる符号化の状態値を組み込むか又は含むことになる。例えば、１つの非限定的な例示的実施形態では、コードブックは、各非符号化済みデータパケットに対してＲＤ−及びＲＤ＋の両方の符号化済みデータ値を含むことができる。ＲＤ−の符号化済みデータ値は、例えば、０よりも多くの１を有するバイナリデータ値とすることができる。同様に、ＲＤ＋の符号化済みデータ値は、１よりも多くの０を有するバイナリデータ値とすることができる。一部の例示的な実施形態では、コードブックは、符号化手法で用いられるコードワードから導出されるＤＣ値を符号化済みデータパケットに割り当てることができる。ＤＣ値は、無効な（又は有効な）データパケットを識別するためにコードブックを用いることができる。本明細書で提供する説明から、標準の考えは、エラー又は失敗条件の指標を与えるために無効データを識別することであることが認められるであろう。代替的に、全ての有効データを識別してもよいが、僅かのエラーしか予測されない場合に全ての有効データを識別することは、予想される僅かの無効データエラー又は失敗条件を識別することよりも非効率である場合があるので、これは非効率と考えられる。従って、本説明は、有効データ識別という反対の手法を用いることができることを理解した上で無効データの識別に焦点を置く。

一部の例示的な実施形態では、Ｃ３は、データストリーム内の符号化済みデータパケットの無効性に関する検査と同様に個々の符号化済みデータパケットを無効性に関して検査することができる。一部の例示的な実施形態では、Ｃ３は、無効データパケット又はデータパケット内の無効ビットが発生する率を収集するように構成されたビット誤り率（ＢＥＲ）システムに連結される。一部の例示的な実施形態では、Ｃ３は、ビット誤りを引き起こす欠陥を検出するための装置及び／又はシステムで用いられる。この装置及び／又はシステムは、ソフトエラー及び／又はハードエラーを検出するように設定することができる。

一部の例示的な実施形態では、Ｃ３は、無効コードワード及び／又は伝送エラーを検出するためにデータストリーム内の０と１の均衡を検査することによって作動する。一部の例示的な実施形態では、同じ個数の１と０を有するＤＣ均衡が取られたコードワードとしてデータを符号化する符号化手法が用いられるために、Ｃ３は、符号化済みデータパケットが無効であるか否かを判断することができる。しかし、一部の例示的な実施形態では、有効コードワード内の１と０の個数の均衡が正確に取られることにはならず、ある一定のＤＣ値に制限されることになり、Ｃ３がこの制限内で有効性に対してパケットを検査することを可能にする。制限範囲は、パケットのＤＣ値によって判断することができ、ＤＣ（ｃ_i）＝Ｎ₁−Ｎ₀で与えられるパケット内のコードワードｃ_iのＤＣ値に関する表現を評価することによって判断することができ、ここで、Ｎ₁は１の個数であり、Ｎ₀は０の個数である。

ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる非限定的な例示的実施形態に対するＤＣ仕様において、コードワードｃ_iのＤＣ値は、ＤＣ（ｃ_i）∈｛−２，０，２｝とすることができる。パケットの他のＤＣ値は、このＤＣ仕様に反することになる。しかし、符号化手法のＤＣ仕様に反しない全てのコードワードが必ずしも有効なコードワードではない。多くの符号化手法におけるＤＣ仕様は、無効性に対する十分条件ではあるが、必要条件ではない。例えば、ＩＢＭの８Ｂ／１０Ｂの非限定的な例では、４４２個の有効コードワード及び５８２個の無効コードワードが存在するが、無効コードワードのうちの２３０個は、ＤＣ仕様を満たすことになる。試験においてエラーを検出するためにＤＣ仕様が用いられるならば、試験機能を増大させるための試験刺激としてＤＣ仕様を満たす未使用のコードワードを用いることができる。

一部の例示的な実施形態では、符号化手法がコードワードのデータストリームのＤＣ均衡を取ることにより、Ｃ３は、データストリーム内のエラーを検出する。一部の例示的な実施形態では、データストリームのＤＣ均衡は、データストリームの移動不均衡（ＲＤ）を追跡することによって確認することができる。移動不均衡（ＲＤ）は、データストリーム内でそれまでに過度の０又は１が伝送されたか否かを追跡する。伝送データストリーム内の余剰の０又は１は、データストリームの移動不均衡と呼ばれる。一部の例示的な実施形態では、データストリーム内で過度の０又は１が受信機に伝送されたか否かを追跡するためにＲＤが用いられ、それによって伝送エラーが発生したことを示すことになる。例えば、データストリーム内で過度の１が伝送された場合には、ＲＤは正になり、過度の０は、負のＲＤを作り出す。データストリーム内の個々のデータパケットが受信されると、データパケットの値は、データストリームの現在のＲＤを変更することができる。例えば、０よりも多くの１を有するデータパケットは、ＲＤを正の値に向けて変更することになり、等しい個数の０及び１の均衡の取れたデータパケットは、ＲＤを未変更のままに残す。

一部の例示的な実施形態では、Ｃ３は、ＰＲＢＳ多項式から独立させることができるが、基本的な符号化手法から導出されるので、Ｃ３は、全ての有効コードワード及び試験仕様（ＤＣ又はＲＤ仕様等）を満たす一部の無効コードワードを受け入れることができる。Ｃ３ハードウエアは、従来のＰＲＢＳの５０％とすることができ（ＳＩＭＧの実験）、試験中により多くのテストパターンを処理することができる。更に、ＰＲＢＳは、Ｃ３が処理することができる多くのシーケンスから１つの擬似乱数パターンを発生させることができる。

ＩＢＭの８Ｂ／１０Ｂ符号化手法の非限定的な例では、ＤＣ均衡が取れたデータストリームを作り出すためにＣ_-2及びＣ₊₂型のコードワードがデータストリームｓ_i内にインターリーブされ、これは、データストリームのＤＣ（試験）仕様と呼ばれる。ここで、型Ｃ_-2及びＣ₊₂のコードワードは、１よりも２個多い０及び０よりも２個多い１をそれぞれ伴うコードワードを意味する。ＩＢＭの８Ｂ／１０Ｂ符号化手法は、制限範囲が定義され、あらゆる有効コードワード内で等しい個数の１と０、１よりも２個多い０、０よりも２個多い１を必要とする。ＩＢＭの８Ｂ／１０Ｂの例では、伝送されるべき各可能な８ビット値は、２個の可能な１０ビットコードワード、正の１０ビットコードワード値（０に等しい個数又は０よりも多い個数の１）及び負の１０ビットコードワード値（１に等しい個数又は１よりも多い個数の０）の両方を割り当てることができる。ＩＢＭの８Ｂ／１０Ｂ符号化手法は、データストリームのＤＣが所定の時間において正確に均衡が取られるのではなく、ＤＣ値に制限範囲を定義することを必要とする。

一部の例示的な実施形態では、移動不均衡（ＲＤ）の値は、同時コードチェッカー（Ｃ３）によって追跡される。Ｃ３は、データを有限状態機械としてモデル化することによって符号化済みパケットのデータストリームを追跡することができ、データストリームを無効性に関して検査することが可能になる。ＩＢＭの８Ｂ／１０Ｂ符号化手法の非限定的な例では、２つの有効ＲＤ状態、負の移動不均衡又は「ＲＤ−」、並びに正の移動不均衡又は「ＲＤ＋」が存在する。ＩＢＭの８Ｂ／１０Ｂ符号化手法において符号化された各８ビット値は、２個の可能な１０ビットコードワードを有するために、データストリームは、実質的にＤＣ均衡が取られた状態で維持することができ、このために無効ＲＤ値は、Ｃ３によって検出することができるエラーを示している。例えば、ＩＢＭの８Ｂ／１０Ｂ符号化手法において、負のＣ_-2型の２個のコードワードが正のＣ₊₂型によってインターリーブされずに伝送された場合には、伝送データストリームは、１よりも許容外に多くの個数の０を有することになり、符号化手法に反することになる。

一部の例示的な実施形態では、コードワード内のビット誤りの奇数番目は、コードワード値を無効コードワードに変化させることになる。ビット変化は、コードエラーチェッカー（ＣＥＣ）によって特定のコードワードのＤＣ値又はデータストリームのＲＤ値を通じて検出することができる。一部の例示的な実施形態では、ビット誤りの偶数番目は、データストリームのＤＣ値及びコードワードの長いストリームの変化によって検出することができる。インターリーブ検出可能エラーを反復的に多くの場合に伴わない検出不能エラーの可能性は比較的低い。一部の例示的な実施形態では、エラー検出は、ソースが考慮中の試験仕様に対して有効なコードワードストリームを発生させるという仮定に基づいている。一部の例示的な実施形態では、試験仕様は、ＲＤ仕様又はＤＣ仕様になる。一部の実施形態では、試験仕様は、ＲＤ仕様及びＤＣ仕様、又はこの２つの何らかの他の組合せとすることができる。同様に「試験応答」は、ＤＣ値、ＲＤ値、並びに「無効」及びＲＤ型のような他の応答又は条件に対する総称的な名称として用いることができる。

一般的に、コードブック１１２は、無効性に対してデータパケットを検査するために符号化済みデータパケットに適用することができる論理式の中に有効コードワードを合成することにより実施することができる。一部の例示的な実施形態では、論理式は用いられる符号化手法に依存することになる。一部の例示的な実施形態では、ＤＣ均衡が取られたクロック埋め込みの１０ビット符号化手法を用いることができる。ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる非限定的な例では、コードブックは、１１個の論理式の組を用いてデータストリームの無効性及び／又は伝送エラーに関して検査することができる。これらの１１個の式の１つの例示的な組は、引用によって本明細書に組み込まれて下記に示すＡ．Ｘ．Ｗｉｄｍｅｒ及びＰ．Ａ．Ｆｒａｎａｚｅｋの文献（「ＤＣ均衡、分割ブロック、８Ｂ／１０Ｂ伝送コード」、「ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．」、第２７巻、第５号、４４０〜４５１頁、１９８３年９月）に説明されている。このコードセットは、ここでは特定の適用可能性を有するが、本発明は、この特定のコードセットだけに限定されないことが認められるであろう。更に、本発明又は本発明の特定的な実施形態のいずれも、１１個の式、又はこの特定の組、又はこれらの式の公式化のいずれにも限定されず、これらの式は、均等な数学的及び／又は論理的な組に作り直すことができ、そのような修正形式で用いるか又は実施することができることが認められるであろう。一方、本発明の少なくとも１つの実施形態は、８Ｂ／１０Ｂとの使用のために本明細書に示す形式と同じ形式で例示的な１１個の式を有利に用いることができる。

例示的な実施形態では、下記の式のいずれかが真である時に無効コードワードが生じる。ここでは、１０ビットのコードワードにおいて、ビット９＝ｊ，ビット８＝ｈ，ビット７＝ｇ，ビット６＝ｆ，ビット５＝Ｉ，ビット４＝ｅ，ビット３＝ｄ，ビット２＝ｃ，ビット１＝ｂ，ビット０＝ａである。Ｐ１３は、４ビットのａｂｃｄのうちの３個が「０」であり、他の１つが「１」、すなわち、０００１であることを示している。Ｐ３１は、４ビットのａｂｃｄのうちの３個が「１」であり、他の１つが「０」、すなわち、１１１０であることを示している。表１は、ＩＢＭの８Ｂ／１０Ｂ符号化手法における使用のための例示的な式を示している。

表１に示す例示的な式はＩＢＭ８／１０コードブックを実施するために用いられる。これらの式は、論理ゲートネットワーク内に実施することができ、コードエラーチェッカー（ＣＥＣ）回路ブロックを形成する。ＣＥＣ回路は、入力として１０ビットコードワードを受け取り、コードワードがコードブック内に含まれているか否かを判断する。考慮中のコードワードがコードブック内に存在しない場合には、ＣＥＣ回路は、無効（ｉｎｖａｌＣＷ＝１）のフラグを立て、コードワードは、無効コードワードであることを示している。
本明細書に提供する説明に鑑みて、異なる個数及び／又は組の式を例えばＩＢＭの５Ｂ／６Ｂ、４Ｂ／６Ｂのような異なる符号化手法、又は他の符号化手法と共に用いることができることが認められるであろう。

一部の例示的な実施形態では、同時コードチェッカー（Ｃ３）は、ＢＥＲカウンタ及び／又は多重入力署名レジスタ（ＭＩＳＲ）に連結することができる。Ｃ３は、データストリーム内にエラーが発生すると、ＢＥＲカウンタを増分する。ＢＥＲカウンタの値は、データストリーム内のエラー率を判断するために用いることができる。一部の例示的な実施形態では、ＭＩＳＲは、データストリームを圧縮することができ、試験の終了時に署名を与えることができる。署名は、データストリーム内の可能なエラーを示すことができる。従来の「周期的冗長検査（ＣＲＣ）」ベースのチェックサム法に比較して、ＭＩＳＲは、より少ないハードウエアによって実施することができ、著しく単純な同期機構を用いることができる。多重入力署名レジスタ（ＭＩＳＲ）の例示的説明は、下記の書籍に見出すことができ、引用によって本明細書に組み込まれている：Ｍ．Ａｂｒａｍｏｖｉｃｉ、Ｍ．Ｂｒｅｕｅｒ、及びＡ．Ｆｒｉｅｄｍａｎ著「デジタルシステムの試験及び試験可能な設計」、Ｗｉｌｅｙ−ＩＥＥＥプレス、１９９４年。

周期的冗長検査（ＣＲＣ）は、ネットワークトラフィックのパケット又はコンピュータファイルのブロックのようなデータブロックに対してチェックサム（通常は、小さな固定ビット数）を生成するために用いられるハッシュ関数型とすることができる。チェックサムは、伝送又は記憶の後にエラーを検出するために用いることができる。ＣＲＣは、伝送又は記憶の前に計算又は付加され、伝播において変更が発生しなかったことを確認するためにその後受信機によって検証される。ＣＲＣはバイナリハードウエアにおける実施が単純であり、数学的な解析が容易であり、更に、伝送チャンネル内のノイズによって生じる一般的なエラーの検出に優れているために一般的である。しかし、従来のＣＲＣベースのチェックサム法は、データ及びチェックサムの境界を識別するためのフォーマット設定及びフレーム設定を必要とする点で高度に構造化されている。ＰＲＢＳと同様に、チェックサムは、ＴＸ及びＲＸの両方で計算する必要があり、ＴＸ及びＲＸにおけるチェックサム間は同期させる必要があり、柔軟性が制限される。ＣＲＣベースのチェックサムでは、エラー検出は瞬時のものではない。エラー検出の時間は、ＣＲＣの計算時間に依存する。しかし、ＭＩＳＲは、あらゆるデータストリームを圧縮し、その終りに署名を生成する。ＭＩＳＲにおけるエラー検出は瞬時であり、署名（又は試験結果）は、随時アンロードすることができる。

一部の例示的な実施形態では、Ｃ３は、任意的に試験クロック制御構造（ＴＣＣＳ）に連結することができる。ＴＣＣＳは、制御クロックを停止するために用いることができ、デバッグを可能にする。一部の例示的な実施形態では、ＴＣＣＳは、受信機回路上のデータバスを調節する制御クロックを停止する。一部の例示的な実施形態では、ＴＣＣＳは、データストリーム伝送を調節する制御クロックを停止する。一部の例示的な実施形態では、Ｃ３は、エラーが発生した時に受信機の作動を停止するように設定することができ、例えば、レジスタの内部値を調べることによってエラーデバッグの進行を可能にする。２００６年６月２７日にＣｈｉｎｓｏｎｇ Ｓｕｌの名前で出願された「プログラマブル試験クロックコントローラを用いて電子回路を走査ベースで試験するための設定可能な試験クロックを発生させる試験クロック制御構造」という名称の米国特許出願第１１／４７６，４５７号は、本発明と共に用いることができる特定の試験クロック制御構造に関する付加的な情報を提供しており、この出願は、引用によって組み込まれている。

図２は、符号化済みデータを伝送エラーに関して検査するように構成された同時コードチェッカー（Ｃ３）を含む例示的ＨＳＩＯ回路を示している。ＨＳＩＯ回路２００は、並列化機構２０２及び同時コードチェッカー（Ｃ３）２０４を含む。
並列化機構２０２は、直列化データ伝送を受信するように構成されている。並列化機構２０２は、Ｃ３（２０４）に連結され、受信したデータパケットをＣ３（２０４）に送信する。並列化機構２０２とＣ３（２０４）の連結は、公知又は便利なあらゆる方式におけるものとすることができる。１つの非限定的な実施形態では、連結又は接続は、データバスとして実施される。

Ｃ３（２０４）は、コードブック２１２及びＤＣ／ＲＤ仕様２１４を含む。一部の例示的な実施形態では、Ｃ３は、組合せ論理又は読取専用メモリ（ＲＯＭ）のような回路を用いて実施することができる。Ｃ３（２０４）は、並列化機構２０２からデータパケットを受信する。パケットは、符号化される間に無効性に関して検査することができ、無効性は、コードブック２１２内の論理式を用いて判断することができる。１つの非限定的な実施形態では、コードブック２１２内の論理式を用いるこの判断は、データパケットのバイナリデータ値をハードウエア内に実施された論理式に適用することによって達成され、結果として生じる値は、無効なデータパケットが用いられたか否かを示している。一部の例示的な実施形態では、コードブックは、データパケットのＤＣ値を生成する。ＤＣ／ＲＤ仕様２１４は、コードワード及びデータストリーム内のコードワードとしてのＤＣ及びＲＤの規則であり、及び／又は符号化手法が満たす条件である。

一部の例示的な実施形態では、ＤＣ／ＲＤ仕様又はスペックは、符号化手法から導出され、エラーモデルに関連するものとすることができる。一部の例示的な実施形態では、ＤＣ仕様は、（ＤＣ（ｃ_k）∈｛−２，０，２｝）∧（−２≦ＤＣ（ｓ_i）≦２）とすることができ、ここで、データストリームｓ_iのＤＣは、ｉ＞０に対して、ＤＣ（ｓ_i）＝ＤＣ（ｓ_i-1）＋ＤＣ（ｃ_i）と定義され、ここで、ＤＣ（ｓ₀）∈｛−２，０，２｝である。

一部の例示的な実施形態では、コードワード及びデータストリームの静的及び動的特性は、組合せ論理及び有限状態機械（ＦＳＭ）を用いてそれぞれ実施される。一部の例示的な実施形態では、有効コードワードのＤＣ値の検査は、５ビット加算器のような組合せ回路を用いて実施される。一部の例示的な実施形態では、有効データストリームのＲＤ態様は、論理式を用いて判断することができ、一部の例示的な実施形態では、このデータストリームがＲＤ仕様を満たすか否かを検査する有限状態機械を用いて実施される。

同時コードチェッカーは、無効データパケット又はデータパケット内の無効ビットが検出された時に増分されるビット誤り率（ＢＥＲ）カウンタ２０６に連結することができる。ＢＥＲカウンタ２０６は、公知又は便利なあらゆる手段によって実施することができる。一部の例示的な実施形態では、エラー情報を収集するために、ＢＥＲカウンタに加えて又はその代わりとして、多重入力署名レジスタ（ＭＩＳＲ）を用いることができる。一部の例示的な実施形態では、ＭＩＳＲは、複数の同時コードチェッカー（Ｃ３）の出力を同時に観測するようになっており、オーバーフローせずに大量のエラー（これらが発生したとすれば）を取り込むように設定することができる。
任意的な試験クロック制御構造（ＴＣＣＳ）２０８は、エラー又は失敗の原因を追求するために、内部レジスタの調査を目的としてクロックを停止するために用いることができる。ＴＣＣＳ２０８は、公知又は便利なあらゆる方法で実施することができる。一部の例示的な実施形態では、ＴＣＣＳは、データバスクロックを制御するように構成されている。

図３は、例示的コードブック内の値のサンプル表現を示している。第１列は、１０ビットコードワードの中に符号化することができる８ビットワードサンプルを示している。第２列は、８ビットワード及び符号化された負の移動不均衡又はＲＤ−に対応するコードワードサンプルを示している。第３列は、８ビットワード及び符号化された正の移動不均衡ＲＤ＋に対応するコードワードサンプルを示している。一部の例示的な実施形態では、ＲＤ−及びＲＤ＋値は、型として解釈することができる。例示的な実施形態におけるコードワードのあらゆるＤＣ値は、関係：ＤＣ（ｃ_i）∈｛０，２｝及びＤＣ（ｃ_i）∈｛−２，０｝をそれぞれ満たさなければならない。ＤＣ仕様を精緻化し、より大量の伝送エラーの識別を可能にするために、ＲＤに基づくデータパケット及びデータストリームの分割を任意的に用いることができる。

一部の例示的な実施形態では、コードワード及びデータストリームのＲＤ機能を更に定義することができる。ＲＤ_u＝ＲＤ_-∪ＲＤ₊、ＲＤ₀＝ＲＤ_-∩ＲＤ₊、ＲＤ’_-＝ＲＤ_-−ＲＤ₀、及びＲＤ’₊＝ＲＤ₊−ＲＤ₀であるとする。ｃ_i∈ＲＤ’_-及びＲＤ’₊ならば、コードワードｃ_iのＲＤ型（ＲＤＴ）機能は、それぞれＲＤＴ（ｃ_i）＝−１及び１と定義することができる。また、コードワードｃ_i∈ＲＤ₀のＲＤ型は、ＲＤＴ（ｃ_i）＝０、無効のＲＤ型は、ＲＤＴ（ｃ_i）＝Ｆと定義することができる。すなわち、一部の例示的な実施形態では、有効コードワードｃ_iは、仕様ＲＤＴ（ｃ_i）∈｛−１，０，１｝を満たさなければならない。ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる一部の非限定的な例示的実施形態では、所定のコードワードが無効か否かを検査するために、１１個の論理式の組を用いることができる。他の符号化手法も用いることができ、これらは、異なる個数又は型の論理式を必要とする。

一部の例示的な実施形態では、集合ＲＤ’_-及びＲＤ’₊は、有効コードワードのＤＣ値に対して更に分割することができる。分割は、検出した無効性又はエラーに基づいてコードワードを集合に分割することを意味する。ｄｃ∈｛０，２｝に対して、ＲＤ_-dc＝ＲＤ’∩Ｃ_dc及びＲＤ_+dc＝ＲＤ’₊∩Ｃ_-dcであるとする。ＲＤ_+dc⊆Ｃ_-dc及びＲＤ_-dc⊆Ｃ_+dcであることに注意されたい。同様に、一部の例示的な実施形態では、ストリームｓ_iのＲＤ機能は、ＲＤ（ｓ_i）＝ＲＤ（ｓ_i-1）＋ＤＣ（ｃ_i）と定義することができ、ここで、ＲＤ（ｓ₀）∈｛−１，１｝である。ＲＤ機能は、有効コードワードのＤＣがＲＤにどのように関連しているかということを示している。すなわち、有効コードワードのＤＣは、ＤＣ（ｃ_i）＝ＲＤ（ｓ_i）−ＲＤ（ｓ_i-1）のようにデータストリームのＲＤの項で表現することができる。ストリームのＲＤ機能を用いると、有効コードワードストリームのＤＣは、ｉ≧０に対してＤＣ（ｓ_i）＝ＲＤ（ｓ_i）＋ＲＤ（ｓ₀）と書くことができる。

便宜上仕様１と呼ぶことができる一部の例示的な実施形態では、ＲＤ（試験）仕様は、ｃ_i∈ＲＤ_-2∪ＲＤ₊₂に対して、ＲＤ（ｃ_i＾ｓ_i-1）＝−ＲＤ（ｓ_i-1）と同様に定義することができる。一部の例示的な実施形態では、データストリームは、ＤＣ仕様の対応物に等しくなり、有効コードワードのＲＤ仕様である差異は、ＤＣ仕様を満たす未使用のコードワードを除外することができる。
一部の例示的な実施形態では、便宜上仕様２と呼ぶことができるデータストリームのＲＤ（試験）仕様は、Ｐ１∨Ｐ２と定義することができ、ここで、ｋ＞０に対して、Ｐ１＝｛（ＲＤ（ｃ_i＾ｓ_i-1）＝ＲＤ（ｓ_i-1））∧（ｃ_i∈ＲＤ_u∩Ｃ₀）｝及びＰ２＝｛（ＲＤ（ｃ_i＾ｓ_i-1）＝−ＲＤ（ｓ_i-1））∧（ｃ_i∈ＲＤ_u∩Ｃ_dc）｝であり、＾は、データストリームの連結を意味し、ｄｃ＝−２ＲＤ（ｓ_i-1）である。一部の例示的な実施形態では、Ｐ２は、ＲＤ仕様１を含む。一部の例示的な実施形態では、ＲＤ仕様１及び２は、ＤＣ仕様を精緻化するために用いられ、より大量のエラーの検出が可能になる。

図４は、同時コードチェッカー４００の例の内部構造を示している。同時コードチェッカー４００は、コード区切り文字検出器（ＣＤＤ）４０２、同時コードチェッカー（Ｃ３）論理４０４、移動不均衡有限状態機械（ＲＤ ＦＳＭ）４０６、ＭＩＳＲ／カウンタ４０８、及びクロック停止回路４１０を含む。
Ｃ３論理４０４は、入力として到着コードワードを受信する。Ｃ３は、無効性に対してコードワードを検査することができ、ＤＣ／ＲＤのＦＳＭ４０６に渡されるコードワードに関するＤＣ及び／又はＲＤ値を生成する。一部の例示的な実施形態では、入力データストリームの開始を同期させるために、Ｃ３論理は、コードワード有効性及びＤＣ値をＣＤＤ４０２に供給することができる。一部の例示的な実施形態では、ＤＣ／ＲＤ同期を追跡するために、Ｃ３論理は、ＤＣ及び／又はＲＤ値をＤＣ／ＲＤのＦＳＭに供給することができる。一部の例示的な実施形態では、ＣＤＤが有効コードワード境界を検出する時に、ＣＤＤは、ＤＣ／ＲＤのＦＳＭ、ＢＥＲカウンタ、及び／又はクロック停止回路を使用可能にすることができる。

ＣＤＤ４０２は、有効コードワード境界を同期させるために特別の制御文字及びＣ３（４０４）からの有効信号を用いることができる。一部の非限定的な例示的実施形態では、Ｋ２８．３制御文字のような制御文字を用いることができる。Ｋ２８．３制御文字は、当業技術で公知であり、Ｋ．Ｇｉｒｍｓｒｕｄ及びＭ．Ｓｍｉｔｈ著「直列ＡＴＡ記憶装置アーキテクチャ及び用途」、Ｉｎｔｅｌプレス、２００３年（１３０頁）において説明されており、これは、本明細書に引用によって組み込まれている。ＣＤＤ４０２は、制御文字を検出した上でＤＣ／ＲＤ検査を開始するために使用可能な信号を発生させる。一部の例示的な実施形態では、制御フリップフロップのロードは、望ましい同期手法が使用可能になることを可能にする。一部の例示的な実施形態では、ＣＤＤは、有効信号を発生させることができ、あらゆる特別な文字検出回路の除去を可能にする。一部の例示的な実施形態では、システムは、ＣＤＤを既に含むことになるために、システムからのＣＤＤを再使用することができ、回路からの専用ＣＤＤの取り外しが可能になるために、ＣＤＤは任意的である。一部の例示的な実施形態では、１つ又は１つよりも多い有効コードワードを受信する場合は、ＤＣ／ＲＤのＦＳＭは、データストリームの有効性を検査するために使用可能にすることができ、一部の例示的な実施形態では、有効（又は無効）コードワード信号又はＤＣ値による同期が可能になる。

コードワード境界が検出された場合は、ＲＤのＦＳＭ４０６を使用可能にすることができ、ＲＤのＦＳＭ４０６は、ＤＣ／ＲＤの正しいシーケンスに関して検査する。コードワードのＤＣ及び／又はＲＤ値は、Ｃ３論理４０４によって計算され、コードワードの有効性を判断するために、Ｃ３論理４０４は、結果として生じる値をＤＣ／ＲＤに供給することができる。一部の例示的な実施形態では、ＲＤ型に連結したＤＣは、ＲＤの計算に対して適用することができる。一部の例示的な実施形態では、ＲＤのＦＳＭは、自己同期ＦＳＭである。一部の例示的な実施形態では、コードエラーチェッカー（ＣＥＣ）によって生成された無効性信号は、自己同期のために用いることができる。有効コードワード又は多数の連続有効コードワードが検出された場合には、試験制御ユニット５０４は、エラー検出を開始するためにＤＣ／ＲＤのＦＳＭを使用可能にすることができる。ＤＣ／ＲＤのＦＳＭは、状態Ｓで開始することができ、データストリームのＤＣ又はＲＤの状態を判断することができるコードワードに遭遇するとＤＣ又はＲＤ状態へと遷移を行う。例えば、Ｃ₊₂又はＲＤ_-0型のコードワードに遭遇した場合には、ＤＣ／ＲＤのＦＳＭは、データストリームのＤＣ又はＲＤ値を追跡するためにコードワードの位置を用いることができる。すなわち、望ましい同期が確立される。データパケットがエラーによって制御文字に変更された場合には、制御文字がエラーを登録した後に同期を回復することができる。

Ｃ３論理４０４は、導出されたＤＣ／ＲＤ仕様に基づいて実施される。Ｃ３論理４０４は、有効コードワード及びデータストリームのＤＣ／ＲＤ仕様を考慮するものである。データストリームのＤＣ値は、Ｃ３論理４０４によってＲＤのＦＳＭ４０６に供給される。コードワードのＤＣ値が無効であった場合には、Ｃ３論理は、ＲＤのＦＳＭ４０６に無効信号を供給することができ、ＲＤのＦＳＭ４０６は、無効信号をアサートする。一部の例示的な実施形態では、Ｃ３論理ブロックを実施するために５ビット加算器及び１つ又はそれよりも多くのＤＣマッピング回路を用いることによってＣ３論理を実施することができる。
Ｄフリップフロップ４１２は、クロック停止信号をアクティブ化及び非アクティブ化することができる制御フリップフロップを表している。一部の例示的な実施形態では、制御フリップフロップは、「ＩＣ間」バス（Ｉ２Ｃ）を通じて外部からアクセス可能であり、又は内部で制御することができる。

図５は、例示的なコード区切り文字検出器（ＣＤＤ）５００の内部構造の例示的な実施形態を示している。ＣＤＤ５００は、Ｋ２８．３検出器５０２、試験制御回路５０４、有効ＤＣ検出器５０６、及びＣ３論理からの有効コードワード信号（ｖａｌ＿ｃｗ）を含む。Ｋ２８．３検出器５０２は、Ｋ２８．３制御文字を検出することができ、ＤＣ／ＲＤ検査を開始する。有効ＤＣ５０６は、有効ＤＣ値を検出し、有効ＤＣ値が検出された場合は、有効ＤＣ（ｖａｌＤＣ＝１）を出力する。Ｋ２８．３が検出された場合には、試験制御回路は、ＤＣ／ＲＤのＦＳＭを使用可能にし、コードワード及びデータストリームの有効性を検査する。一部の例示的な実施形態では、データストリームの開始を検出するために、有効コードワード（ｖａｌ＿ｃｗ）又は有効ＤＣ（ｖａｌＤＣ）が用いられる。一部の例示的な実施形態では、１つ又は所定数の有効コードワード又はＤＣ値に遭遇した場合は、試験制御装置は、Ｃ３を使用可能にする。試験制御装置５０４を使用不可にするために、代替的な使用不可信号を供給することができ、この試験制御装置５０４は、それが使用可能にするＤＣ／ＲＤのＦＳＭ及び他の回路を使用不可にするものである。これか又は均等な機能を実行する他の代替的な検出器を利用することができる。一部の例示的な実施形態では、ＣＤＤは、Ｃ３を同期させるために用いられる。

図６ａは、ＤＣ仕様に関する例示的自己同期ＤＣチェッカーのための例示的有限状態機械（ＦＳＭ）６００を示している。ＦＳＭ６００は、コードワードが有効であると判断した後にコードワードのＤＣを生成する。図示の例示的有限状態機械は、コードワードが有効である場合及び無効コードワードが検出されシステムを失敗状態に転移させる場合の両方の場合の状態を例示している。表２は、ＤＣ値及び対応２ビット表現の例を示している。表３は、ＲＤ値及び対応２ビット表現の例を示している。
一部の例示的な実施形態では、ＦＳＭ６００は、無効ＤＣ値及び無効ＲＤ値の部分集合の判断を可能にする。無効値に到達した場合、ＦＳＭ６００は、「失敗」状態に入る。「同期」状態は、ＦＳＭ６００の状態を示し、新しいデータストリームを受信する時又はＦＳＭがエラー（失敗）状態から回復している時に、正しいＤＣ又はＲＤ状態へと同期化するための待機状態として用いられる。

図６ｂは、例示的ＲＤ仕様を実施するために用いられる自己同期有限状態機械（ＦＳＭ）６５０の例を示している。ＲＤのＦＳＭが使用可能信号を受信すると、ＲＤのＦＳＭは、ＲＤ追跡のための開始点を同期させるために適正ＲＤ型を待つ。図６ｂのＦＳＭの実施により、入力が「失敗」状態に遷移した場合に、ＲＤのＦＳＭがＲＤ_-0及びＲＤ₊₀型に関連するエラーを検出することが可能になる。一部の例示的な実施形態では、データストリーム内の大量の見込みエラーに関して検査を行うために、第１の有限状態機械ＦＳＭ６００と共に第２のＦＳＭＦＳＭ６５０が用いられる。ＦＳＭ６５０がＦＳＭ６００と共に用いられる場合には、いずれのＦＳＭにおける「失敗」状態への到達もエラーを示すことになる。ＲＤＴがマスクされた場合は（すなわち、ＲＤＴ＝０）、ＦＳＭ６５０は、ＦＳＭ６００に一致する。

図７は、エラー検出回路７００の実施例を示している。エラー検出回路は、Ｃ３論理７０２及びＤＣのＦＳＭ７０４を含む。Ｃ３論理７０２は、出力であり、ＤＣのＦＳＭ７０４に渡され、又はそうでなければ通信され、状態を更新するためにＤＣのＦＳＭ７０４によって用いられるＤＣ値を生成する。表４は、１０ビットコードワードが用いられ、Ｃ３論理によって２ビット出力にマップされる例示的な実施形態を示している。

図８は、同時コードチェッカー（Ｃ３）論理８００の実施の例示的な実施形態を示している。Ｃ３論理は、加算器８０２及びＤＣマッパー８０４を含む。加算器８０２は、用いる符号化手法に向けた公知の又は便利なあらゆる加算器として実施することができる。例えば、ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる非限定的な実施形態では、Ｃ３論理ブロックを実施するために５ビット加算器を用いることができる。

ＤＣマッパー８０４は、ＤＣ値をマップ済みＤＣ値へとマップする。ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる非限定的な実施形態では、ＤＣマッパーは、ＤＣ値を対応２ビット符号化ＤＣ値、ＤＣ［１：０］にマップする。表５は、５ビット加算器の値がＤＣ［１：０］にマップされる例示的な実施形態を示している。一部の例示的な実施形態では、未使用のコードワードは、真理値表内に有効として入力することができる。例えば、ＩＢＭの８Ｂ／１０Ｂ符号化の非限定的な実施例における未使用のコードワードは、−２及び２の有効ＤＣ値を有することができる。有効ＤＣ値を有するＩＢＭの８Ｂ／１０Ｂ符号化における未使用の無効コードワードは、コードワード４１６０、５０５１、及び４０６１であり、ここで、「Ｍ１Ｎ０」又は「Ｎ０Ｍ１」は、Ｍ個の１とＮ個の０から成る１０ビットコードワードを意味する。

一部の例示的な実施形態では、ＤＣ仕様を満たす未使用コードワードを検出するために有効コードワードのＲＤ仕様を用いることができる。殆どの状況では、ＲＤ仕様を実施するためには完全なコードブックを実施すべきである。ＩＢＭの８Ｂ／１０Ｂ符号化手法を用いる非限定的な例示的実施形態では、無効コードワードから有効コードワードを分離するために、１１個の論理式を用いるＩＢＭの８Ｂ／１０Ｂ符号化手法に対してコードエラーチェッカーが利用可能である。

図９は、コードワード及びデータストリームの有効性を検証するように構成されたＤＣ／ＲＤ論理９００の例示的実施を示している。ＤＣ／ＲＤ論理９００は、Ｃ３論理９０２及びＦＳＭ９０４を含む。
図１０は、例示的Ｃ３論理１０００を示す図である。Ｃ３論理１０００は、コードエラーチェッカー（ＣＥＣ）１００２及びＤＣ計算論理１００４を含む。
一部の例示的な実施形態では、図１０に示すＣ３論理１０００は、図９のＣ３論理９０２として用いることができる。コードエラーチェッカー（ＣＥＣ）１００２は、ＦＳＭ９０４に渡されるコードワードを確認し、すなわち、ＦＳＭ９０４が有効入力コードワードのみを受信することになるという仮定の下で作動することを可能にする。一部の例示的な実施形態では、コードワード内でエラーが発生する可能性があるが、修正コードワードは、データストリームコンテキストがなければ依然として技術的には有効であると考えることができ、コードワードがデータストリームコンテキストにおいて無効であるか否かを判断するためにエラーチェッカーによって確認され、ＦＳＭに送信されることになる。例示的な実施形態では、コードワードが無効の時には、コードエラーチェッカー１００２は、「無効」信号をアサートし、ＦＳＭ９０４を失敗又はエラー状態へと強制移行させる。すなわち、特定的な実施形態では、コードエラーチェッカー信号が無効信号をアサートする場合は、ＤＣ又はＲＤ計算回路の出力は「無指定」状態にある。ある一定の例示的な実施形態では、無効コードワードに遭遇した場合にＤＣ／ＲＤ計算回路において論理回路（又はハードウエア）を最小にするために無指定信号の使用を利用することができる。一部の例示的な実施形態では、ＤＣ計算回路、ＲＤ計算回路、及び／又は他の何らかのＤＣ／ＲＤの組合せ計算回路が有効出力を生成すべきである要求状態の個数を減少することによって縮小が可能である。

図１１は、コードワードのＤＣ仕様及びデータストリームのＲＤ仕様を検証するＤＣ／ＲＤ論理１１００の例示的実施を示している。ＤＣ／ＲＤ論理１１００は、Ｃ３論理１１０２及びＦＳＭ１１０４を含む。
ＦＳＭ１１０４は、用いる符号化手法に従って１つ又はそれよりも多くの有限状態機械を用いてデータストリームの状態をモデル化する。例えば、データストリームのＲＤは、ＩＢＭの８Ｂ／１０Ｂ符号化手法に従って図６ａ及び６ｂにおいて上述したＦＳＭモデルのようにモデル化することができる。ＦＳＭ１１０４の状態は、Ｃ３論理１１０２から受信する値によって更新される。検査されるべきＤＣ仕様又はＲＤ仕様の選択を与えるために、制御信号ＤＣ／ＲＤを加えることができる。一部の例示的な実施形態では、コードエラーチェッカーを使用可能又は使用不可にするために、制御信号ＣＥＣ＿ｅｎを加えることができる。表６は、可能な制御信号の一部の例示的な実施形態を提供している。

図１２は、同時コードチェッカー（Ｃ３）論理１２００の実施の例示的な実施形態を示している。Ｃ３論理１２００は、コードエラーチェッカー（ＣＥＣ）１２０２、ＲＤ型（ＲＤＴ）論理１２０４、及びＤＣ論理１２０６を含む。一部の例示的な実施形態では、図１２に示しているものは、図１１のＣ３論理１１０２として用いることができる。

ＣＥＣ１２０２は、無効コードワードを受信した時に「無効」信号を出力するように設定することができる。一部の例示的な実施形態では、ＣＥＣ１２０２はまた、補足信号（すなわち、「有効」）を出力するように設定することができる。一部の例示的な実施形態では、コードワードは、データバスから受信することになる。一部の例示的な実施形態では、無効信号は、望ましい実施に依存して高電圧信号（バイナリ１）又は低電圧信号（バイナリ０）とすることができる。ＣＥＣ１２０２は、論理回路又は読取専用メモリ（ＲＯＭ）のような公知の又は便利なあらゆる方式で実施することができる。

ＲＤ型論理１２０４は、ＲＤ型が、ＦＳＭに適用されてデータストリームのＲＤをモデル化すると考えられるので、コードワードの「ＲＤ型」を判断するように設定することができる。コードワードのＲＤ型は、実施で用いられる符号化手法に依存する。ＩＢＭの８Ｂ／１０Ｂを用いる例に対しては、上述の仕様２の定義を参照されたい。
ＤＣ論理１２０６は、コードワードのＤＣ値を判断するように設定することができる。例えば、コードワードが１よりも２個多い０を有する場合は、ＤＣ値は−２である。ＤＣ論理１２０６及びＲＤ型論理１２０４は、マッピング論理１２０８と連結することができる。マッピング論理１２０８は、ＤＣ論理１２０６及びＲＤ型論理１２０４によって生成された値をマップすることができ、ＦＳＭによる使用のためにその結果をバイナリ値にマップすることができ、データストリームの状態をモデル化するものである。

一部の例示的な実施形態では、試験が、未使用コードワードをテストパターンに含めて他のものにおいて有効と考えることを要求する時には、Ｃ３１２００は、ＤＣ仕様及びＲＤ仕様の両方を有利に実施することができるように設定することができる。Ｃ３を設定するために、２つの制御信号、ＣＥＣ使用可能（ＣＥＣ＿ｅｎ）制御信号、及びＤＣ／ＲＤ制御信号を用いてＲＤ仕様を実施することができる。ＣＥＣが試験に含まれるか否かを判断するためにＣＥＣ使用可能制御信号を用いることができ、ＤＣ仕様又はＲＤ仕様を選択するためにＤＣ／ＲＤ制御信号を用いることができる。一部の例示的な実施形態では、ＣＥＣ制御が使用可能又は使用不可にされている状態で、マッピング回路によってＤＣ、ＲＤ仕様１及び２を実施することができ、従ってＤＣ／ＲＤをプログラムする。一部の例示的な実施形態では、ＣＥＣの出力は、必要に応じて外部から又は内部で供給することができるＣＥＣ使用可能信号によって条件付きで使用可能にすることができる。一部の例示的な実施形態では、無効信号をマスク又はフィルタリングするためにＣＥＣ使用可能信号を用いることができ、試験又は使用中により多様化したコードワード（又は試験入力）を用いることが可能になる。

一部の例示的な実施形態では、Ｃ３論理は、読取専用メモリ（ＲＯＭ）を用いて実施することができる。ＲＤ及びＤＣ値を含む一部の実施形態におけるコードワードの有効性は、ＲＯＭの各ロケーションの中にプログラムすることができ、コードワードは、ＲＯＭへのアドレス入力として用いることができる。ＲＯＭは、対応する符号化手法におけるコードワードの実際の有効性によらずに試験下のあらゆるコードワードに対して無効又は有効状態を実施することができ、それによってより広範な試験オプションを可能にする。

図１３は、データのテストパターンにおけるエラー検出回路又は論理１３００のための例示的回路を示している。エラー検出のための回路１３００は、第１の並列化機構１３０２、同時コードチェッカー（Ｃ３）１３０４、ＭＩＳＲ／カウンタ１３０６、試験クロック制御構造（ＴＣＣＳ）１３０８，位相固定ループ（ＰＬＬ）１３１０、例えばＦＩＦＯ１３１２のような先入れ先出し（ＦＩＦＯ）バッファ、第２の並列化機構１３１４，第１のＤレジスタ１３１６、及び第２のＤレジスタ１３１８を含む。

エラー検出回路１３００は、Ｃ３論理１３０４を共有することができ、かつあらゆる非直列化バスを観測するように設定することができる方法を示している。Ｄレジスタ１３１６及び１３１８をプログラムすることによって異なるプログラムを実施することができる。一部の例示的な実施形態では、特別仕様のテストパターン又はデータセットを、エラーを誘発するターゲット欠陥に適用することができる。一部の例示的な実施形態では、通常機能又は作動モード中に望ましいロケーション上の又はそこからのトラフィックをモニタするためにＣ３を使用可能にすることができる。一部の例示的な実施形態では、データのテストパターンは、擬似乱数バイナリシーケンス（ＰＲＢＳ）によって生成されることになる。一部の例示的な実施形態では、第１及び第２のＤレジスタ１３１６及び１３１８は、回路又は関連回路によって内部で又は外部からの両方で制御することができる制御フリップフロップとすることができる。

図１４は、データのテストパターンにおけるエラー検出のための代替的な例示的回路１４００を示している。エラー検出のための回路１４００は、自動試験機器（ＡＴＥ）１４０２、送信器／ＰＲＢＳ１４０４、第１の並列化機構１４０６、第２の並列化機構１４０８、第１の同時コードチェッカー（Ｃ３）１４１０，第２の同時コードチェッカー１４１２，ＢＥＲカウンタ１４１４，第１のＦＩＦＯ１４１６，第２のＦＩＦＯ１４１８、及びＭＩＳＲ１４２０を含む。

第１の並列化機構１４０６及び第２の並列化機構１４０８は、データストリームを同時に受信するように設定することができる。第１及び第２の並列化機構１４０６及び１４０８は、第１及び第２のＦＩＦＯ１４２０及び１４２２にそれぞれ連結される。第１及び第２のＦＩＦＯ１４２０及び１４２２は、更に、第１及び第２の同時コードチェッカー（Ｃ３）１４１０及び１４１２に連結される。Ｃ３（１４１０及び１４１２）は、伝送エラーが発生したか否かを判断するためにそれぞれの連結されたＦＩＦＯから送信され、受信するデータパケットを有効性に関して検査する。一部の例示的な実施形態では、Ｃ３は、個々の受信パケットの有効性をこのデータパケットがその一部をなすそれぞれのデータストリームコンテキストにおいて検証することになる。ＢＥＲカウンタ１４１４は、第１のＣ３（１４１０）及び第２のＣ３（１４１２）の両方に連結することができ、第１のＣ３（１４１０）又は第２のＣ３（１４１２）のいずれかが伝送エラーに遭遇した場合に、内部カウンタ値を増分するように設定することができる。

エラー検出のための回路１４００は、ＢＥＲカウンタ及びＴＣＣＳのような周辺ハードウエアを共有することができる方法を明らかにしている。一部の例示的な実施形態では、異なるテストパターンソースを第１及び第２の並列化機構１４０６及び１４０８に同時に適用することができ、それによって試験データではなく現実のデータを受信するために受信機が用いられる場合がある時のような現場における機能的作動の模倣により近づくものである。一部の例示的な実施形態では、複数のＣ３からビット誤り率（ＢＥＲ）を収集するために、通常の機能中にビット誤り率（ＢＥＲ）カウンタを同様に使用可能にすることができる。一部の例示的な実施形態では、データのテストパターンは、ＰＲＢＳによって生成されることになる。一部の例示的な実施形態では、ＦＩＦＯ１４１６及び／又はＦＩＦＯ１４１８において弾性ＦＩＦＯを用いることができる。

一部の例示的な実施形態では、図１１及び図１２のそれぞれにおけるＣ３（１１０２）及びＣ３（１２００）は、図９及び図１０のＣ３（９０２）及びＣ３（１０００）の上位集合であり、これらは、図７及び図８のＣ３（７０２）及びＣ３（８００）の上位集合とすることができる。一部の例示的な実施形態では、図１２のＲＤＴが使用不可にされる場合は（ＲＤＴ＝０の出力）、回路１２００は、図９及び図１０のＣ３と同等にすることができる。一部の例示的な実施形態では、ＣＥＣ及びＲＤＴの両方が使用不可にされる場合には、回路１２００は、図７及び図８に同等にすることができる。

図１５は、符号化済みデータのエラー検査方法の例示的な実施形態の流れ図１５００を示している。本方法は、到着直列化及び符号化済みデータパケットを受信する段階１５０２、直列化された到着データパケットを非直列化する段階１５０４、データパケットの有効性を検査する段階、非直列化及び符号化済みデータパケットのＤＣ値を導出する段階１５０６、ＤＣ又はＲＤ値が無効であるか否かを判断する段階１５０８、及び非直列化及び符号化済みデータパケットが有効ＤＣ又はＲＤ値を有しない場合に、到着データに失敗のフラグを立てる段階１５１０を含む。

本発明の更に別の実施形態に注意を向けると、本発明は、システム内でデータストリームを用いて同時コードチェッカー（Ｃ３）論理の機能を試験する方法の実施形態を含むことが認められるであろう。一実施形態では、本方法は、システムを試験モードに設定するために同時コードチェッカー（Ｃ３）内の少なくとも１つのレジスタをプログラムする段階を含む。また、本方法は、コードワードをモニタし、モニタ中に検出した有効コードワードの個数を判断する段階を含むことができる。本方法は、有効コードワードの所定数が検出されたか否かを判断し、コード区切り文字検出器ＣＤＤ内の試験制御回路が移動不均衡有限状態機械（ＲＤ ＦＳＭ）を使用可能にし、データストリームの有効性を検査させる段階を更に含むことができる。本方法は、ＲＤのＦＳＭが使用可能にされた場合に、ＲＤのＰＳＭを用いてデータストリームをモニタし、このデータストリームを適正に同期化する段階を更に含むことができる。本方法の実施形態は、同期後にＣ３が試験仕様を完了するまで継続して追跡する段階を更に含むことができる。また、本方法の実施形態は、試験が完了した時に同時コードチェッカー（Ｃ３）論理を使用不可にする段階を含むことができる。

システム内でデータストリームを用いて同時コードチェッカー（Ｃ３）論理の機能を試験する方法の少なくとも１つの実施形態は、システムの試験モードへの設定段階がシステムをオンライン試験モードに設定する段階を含むように更に規定することができる。一実施形態では、オンライン試験モードは、コード区切り文字検出器（ＣＤＤ）において有効コードワード（ｖａｌＣＷ）を使用可能にし、データストリームの開始を同期させる段階、及び利用可能試験仕様から試験仕様を選択するためにＣＥＣ及びＤＣ／ＲＤ制御信号（ＤＣ又はＲＤ仕様検査）を使用可能にするようにコードエラーチェッカー制御信号（ＣＥＣ＿ｅｎ）を設定する段階を更に含むことができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、利用可能試験仕様が、ＤＣ仕様、ＲＤ仕様、及びＤＣ及びＲＤ仕様の組合せを含むことを提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、方法が、最初に通常システムを開始する段階、及びその後このシステムをオンライン試験モードに設定する段階を更に含むことを提供することができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、システムが作動中に、システムを試験モードに設定するためにＣ３論理内で「ＩＣ間」バス（Ｉ２Ｃ）レジスタをプログラムする段階を提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、試験モードがオンライン試験モードを含むことを提供することができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、少なくとも１つのレジスタが少なくとも１つの「ＩＣ間」バス（Ｉ２Ｃ）レジスタを含むことを提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、少なくとも１つのレジスタが複数の「ＩＣ間」バス（Ｉ２Ｃ）レジスタを含むことを提供することができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、Ｃ３を使用不可にする段階が試験制御ユニットを使用不可にすることによって達成されることを提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、試験制御ユニットの使用不可段階が、Ｉ２Ｃを通じて使用不可信号をプログラムすることによって達成されることを提供することができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、同期後に完了するまで試験仕様を継続して追跡する段階が、エラーに遭遇した場合にビット誤り率（ＢＥＲ）カウンタを増分する段階を更に含むことを提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、方法が、エラー数を現場におけるチャンネル品質の指標として判断するために、ＢＥＲカウンタの内容又は計数値を観測する段階を更に含むことを提供することができる。

同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、試験仕様が、ＤＣ試験仕様、ＲＤ試験仕様、及びこれらの組合せを含む試験仕様の集合から選択されることを提供することができる。
同時コードチェッカー（Ｃ３）論理の機能を試験する方法の別の実施形態では、本方法は、システムが作動中にプログラムする段階が実施されることを提供することができる。

本発明の実施形態はまた、回路の論理最適化を提供する。ハードウエアを低減するための論理最適化は、多くの場合に市販の「電子設計自動化（ＥＤＡ）」論理合成ツールによって実施される。論理回路又は論理回路のアレイ又は組に対して真理値表内に指定される条件がより無指定になるに連れて、その論理回路又は論理回路の組又はアレイを実施するハードウエアはより単純でコンパクトにすることができることは事実である。例えば、実際の物理的ＡＮＤゲート論理回路への論理入力を指定するものから論理的真理値表を指定することによってもたらすことができる回路は、これらの論理的真理値表の状態が「無指定」状態として指定される場合は配線又は接続へと単純化することができ、例えば、無指定状態は、論理「０」又は論理「１」のいずれか又はこれらの対応する信号電圧値とすることができる。すなわち、提案する手法では、無指定は、コードワードエラーチェッカーの既存の無効出力信号及び／又はコードワード型に基づいて作り出されたものである。

図１６は、例示的な論理的真理値表１６００である。左列１６０２は、真理値表（１０ビットコード「コード［９：０］」）の入力を識別し、一方、右列は、合成すべき出力機能を識別する。目標とする出力機能は、コードワードのＤＣ値１６０８、無効コードワード（ｉｎｖａｌＣＷ）１６１０、及びコードワードｃ_iのＲＤ型（ＲＤＴ）機能１６１２である。ＲＤＴ（ｃ_i）∈｛−１，０，１｝及びＤＣ（ｃ_i）∈｛−２，０，２｝であるという本明細書の他の箇所の説明を思い起こされたい。表内の符号「Ｘ」は、無指定条件を特定している。一部の例示的な実施形態では、必要とされる無効コードワード（ｉｎｖａｌＣＷ）機能を実施するために、無効コードワードを検出する１１個の論理式を用いることができる。必要とされる無効コードワード（ｉｎｖａｌＣＷ）機能を実施するために、他の実施形態はまた、異なる論理式又は数式、又は異なる個数の式を用いることができる。

コードワードが無効（ｉｎｖａｌＣＷ）である場合には、この条件は、本明細書の他の箇所に説明する式の組を用いて実施されるｉｎｖａｌＣＷ出力機能によって識別することができる。ｉｎｖａｌＣＷに関する式は、大きな半導体面積を消費しない単純な論理で実施することができる。既存のｉｎｖａｌＣＷ出力機能及びＲＤＴ機能内に組み込まれたコードワード型の利用は、必要な又は指定の入力数を著しく低減し、ＤＣ及びＲＤＴ出力機能に関する真理値表内で同数の出力無指定を増加させる。一部の実施形態では、無指定数の増加を利用することによって得られる論理及び対応する回路面積の低減は、本発明の無指定最適化を利用しない論理回路に比較して少なくとも５０％とすることができる。他の実施形態では、論理回路及び面積の低減は、少なくとも６０％とすることができ、他では少なくとも７０％、更に他では少なくとも８０％又はそれよりも多いとすることができる。これは、ここで説明する特定実施例に鑑みてより容易に認められるであろう。

有効ＤＣ値を有するＩＢＭの８Ｂ／１０Ｂ符号化における例示的な未使用無効コードワードは、コードワード４１６０、５０５１、及び４０６１であることを思い出されたい。ここで、コードワード「Ｍ１Ｎ０」又は「Ｎ０Ｍ１」は、Ｍ個の１及びＮ個の０から成る１０ビットコードワードを意味する。ＲＤ₂及びＲＤ₂型のコードワードは、１６２１及び１６２６行だけに示されているＤＣ値によって識別することができるために、ＲＤＴは、全ての４１６０及び４０６１コードワードに対して無指定とすることができる。ＤＣ値から推測することができるＲＤ型は、全部で２３４個（２掛ける１１７）の無指定を導入することができる。無指定手法の使用により、結果として括弧「（１１７）」によって示している個数のように、列１６０６の行１６２１及び１６２６におけるＲＤＴ出力機能の１１７個の特定入力の除去がもたらされる。

ＤＣ値及びＲＤ型は、ｉｎｖａｌＣＷ出力機能を実施するコードワードエラーチェッカーによって検出することができるために、無効コードワードに対して考慮する必要はないであろう。従って、ＤＣ及びＲＤＴの出力は、行１６２４、１６２７、及び１６２８において無指定とすることができ、４４、１８６、及び３５２個の無指定をそれぞれ導入する。
Ｃ３回路に適用する本発明で提案する無指定手法の結果、ＲＤＴ及びＤＣ出力機能のそれぞれに対して、合計１０２４個から８１６（１１７＋４４＋１１７＋１８６＋３５２）個の出力無指定及び５８２（４４＋１８６＋３５２）個の出力無指定が生じる。従って、この提案手法は、ＲＤＴ機能に対して８１６／１０２４＝０．７９６８又はほぼ８０％、ＤＣ出力機能に対してほぼ５７％だけ特定入力個数を低減している。これらは、特定の例示的設計に関する個数であり、多少異なる個数の合計無指定数が代替的な設計に対する合計数を表すことができることは認められるであろう。いかなる場合にも、結果として生まれる論理及び半導体実施における対応する半導体面積の低減は、有意であるとすることができる。

本明細書で用いる場合、用語「実施形態」は、限定ではなく一例として示す役割を有する実施形態を意味する。
上述の実施例及び実施形態は、例示的なものであり、本発明の範囲を限定するものではないことを当業者は認めるであろう。本明細書を読解して図面の考察が行われると当業者に明らかであるこれらに対する全ての置換、強化、均等物、及び改善は、本発明の真の精神及び範囲に含まれるものとする。従って、特許請求の範囲は、全てのそのような修正、置換、及び均等物が本発明の真の精神及び範囲に該当するように意図されたものである。

伝送エラーに対して符号化済みデータを検査するように構成された「高速入出力（ＨＳＩＯ）」装置の例示的な実施形態を示す図である。 伝送エラーに対して符号化済みデータを検査するように構成された同時コードチェッカーを含むＨＳＩＯ回路の例示的な実施形態を示す図である。 コードブックの例示的な実施形態における内部値のサンプル表現を示す図である。 同時コードチェッカーの例示的な実施形態の内部構造を示す図である。 コード区切り文字検出器（ＣＤＤ）の例示的な実施形態の内部構造を示す図である。 ＤＣ仕様に関する自己同期ＤＣチェッカーの例示的な実施形態で用いられる例示的な有限状態機械を示す図である。 ＲＤ仕様に関する自己同期移動不均衡（ＲＤ）チェッカーの例示的な実施形態で用いられる有限状態機械の例示的な実施形態を示す図である。 エラー検出回路の実施の例示的な実施形態を示す図である。 同時コードチェッカー論理の実施の例示的な実施形態を示す図である。 コードワードのＤＣ仕様及びデータストリームのＤＣ仕様を検証するＤＣ論理の実施の例示的な実施形態を示す図である。 同時コードチェッカー論理の実施の例示的な実施形態を示す図である。 コードワード及びデータストリームのＤＣ及びＲＤ仕様を検証するＤＣ／ＲＤ論理の実施の例示的な実施形態を示す図である。 同時コードチェッカー論理の実施の例示的な実施形態を示す図である。 データのテストパターンにおけるエラー検出のための回路の例示的な実施形態を示す図である。 データのテストパターンにおけるエラー検出のための回路の代替的な例示的実施形態を示す図である。 エラーを検査する符号化済みデータのための手順の例示的な実施形態の流れ図を示す図である。 同時コードチェッカー回路の論理及び半導体面積を低減するために無指定信号条件を用いる設計最適化に関連する例示的な表を示す図である。

符号の説明

１００ 受信機
１０２ 並列化機構
１０４ 同時コードチェッカー（Ｃ３）
１０６ 復号器

Claims (64)

1. 到着直列化及び符号化済みデータを符号化済みデータパケットに非直列化するように構成された並列化機構と、
   前記データパケットが無効であるか否かを判断するように構成されたコードブックと、
   前記データパケットが無効であって、該データパケットを符号化するのに用いられる符号化手法の仕様に反しているかを検査するように構成された仕様論理と、
   作動時に、前記符号化済みデータパケットが無効である場合に伝送エラーを登録するためのデータパケットエラー論理と、
   を含むことを特徴とする受信機。
2. 作動時に、仕様論理が、前記データパケットの静的特性及び該データパケットを含むデータのストリームの動的特性を用いて無効性に関して該データパケットを検査することを特徴とする請求項１に記載の受信機。
3. 前記データパケットは、ＤＣ均衡したクロック埋め込み符号化手法を用いて符号化された１０ビットコードワードであることを特徴とする請求項１に記載の受信機。
4. 前記コードブックは、前記１０ビットコードワードが前記データパケットの符号化に用いられた前記符号化手法に適合しているか否かを判断するのに用いることができる複数の値を含むことを特徴とする請求項１に記載の受信機。
5. 前記仕様論理は、前記１０ビットコードワードが無効であるか否かを判断するのに用いることができる１１個の論理式を含むことを特徴とする請求項１に記載の受信機。
6. 前記到着データは、１０ビットコードワードのストリームであり、
   作動時に、前記仕様論理は、１と０の個数が前記１０ビットコードワードストリーム内で均衡しているか否かを判断する、
   ことを特徴とする請求項１に記載の受信機。
7. 前記到着データは、１０ビットコードワードのストリームであり、
   作動時に、前記仕様論理は、前記１０ビットコードワードストリームの移動不均衡（ＲＤ）が前記符号化手法に反しているか否かを判断する、
   ことを特徴とする請求項１に記載の受信機。
8. 前記仕様論理は、前記１０ビットコードワードが無効であるか否かを判断するのに用いることができる１１個の論理式を含むことを特徴とする請求項７に記載の受信機。
9. 前記データパケットが無効である場合に増分されるビット誤り率カウンタを更に含むことを特徴とする請求項１に記載の受信機。
10. 作動時に前記データパケットが無効の場合にエラーを登録する多重入力署名レジスタ（ＭＩＳＲ）を更に含むことを特徴とする請求項１に記載の受信機。
11. 前記データパケットが無効である場合に内部レジスタを調べるためにクロックを停止する試験クロック制御構造を更に含むことを特徴とする請求項１に記載の受信機。
12. 前記仕様論理は、４つの状態を有する有限状態機械（ＦＳＭ）を含み、
    作動時に、前記ＦＳＭは、前記データパケットが一部を成すデータストリームを追跡する、
    ことを特徴とする請求項１に記載の受信機。
13. 前記ＦＳＭは、前記データストリームから開始点を抽出することによって自己同期することを特徴とする請求項１２に記載の受信機。
14. 作動時に、前記ＦＳＭは、ビット誤り率（ＢＥＲ）の連続測定を中断なしに実施することができるようにエラーから回復するように構成されていることを特徴とする請求項１２に記載の受信機。
15. 自己同期するように構成された多重入力署名レジスタ（ＭＩＳＲ）を更に含むことを特徴とする請求項１に記載の受信機。
16. 作動時に、前記ＭＩＳＲは、使用する符号化手法から独立していることを特徴とする請求項１５に記載の受信機。
17. 前記仕様論理は、複数の有限状態機械（ＦＳＭ）を含み、
    作動時に、第１のＦＳＭは、前記符号化済みデータパケットを含むデータストリームのＤＣ均衡を追跡し、第２のＦＳＭは、該データストリームの移動不均衡（ＲＤ）値を追跡する、
    ことを特徴とする請求項１に記載の受信機。
18. 前記コードブックは、読取専用メモリを用いて実施され、作動時に、符号化済みデータパケットに対してカスタマイズ可能ＲＤ値を許すことによって設定可能な試験を可能にすることを特徴とする請求項１に記載の受信機。
19. 前記仕様論理は、
    エラー検出回路、
    を含み、
    前記エラー検出回路は、
    データストリーム内の符号化済みデータパケットのＤＣ値を判断するように構成された同時コードチェッカー（Ｃ３）と、
    前記データストリームの状態を追跡するように構成された有限状態機械（ＦＳＭ）と、
    を含み、
    作動時に、前記Ｃ３の論理は、前記ＦＳＭに前記符号化済みデータパケットの前記ＤＣ値を送信し、該ＦＳＭは、該ＤＣ値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
    ことを特徴とする請求項１に記載の受信機。
20. データの保全性を検証する方法であって、
    到着直列化及び符号化済みデータパケットを受信する段階と、
    前記到着直列化及び符号化済みデータパケットを非直列化する段階と、
    データパケットの有効性を検査する段階と、
    前記符号化済みデータパケットの試験応答値を導出する段階と、
    前記試験応答値が有効又は無効試験応答値であるかを判断する段階と、
    前記試験応答値が無効であった場合に、前記到着非直列化及び符号化済みデータパケットに失敗のフラグを立てる段階と、
    を含むことを特徴とする方法。
21. 前記試験応答値は、ＤＣ値を含むことを特徴とする請求項２０に記載の方法。
22. 前記試験応答値は、移動不均衡（ＲＤ）値を含むことを特徴とする請求項２０に記載の方法。
23. 前記試験応答値は、直流（ＤＣ）値、移動不均衡（ＲＤ）値、又は該ＤＣ及びＲＤ値の両方の組合せを含むことを特徴とする請求項２０に記載の方法。
24. 前記到着データパケットは、ＤＣ均衡したクロック埋め込み符号化手法を用いて符号化された１０ビットコードワードであることを特徴とする請求項２０に記載の方法。
25. 非直列化及び符号化済みデータパケットの前記ＤＣ値の判断が、前記１０ビットコードワード内の１及び０の比率を伴っていることを特徴とする請求項２４に記載の方法。
26. 前記試験応答値が無効であるか否かを前記判断する段階は、前記符号化済みデータパケットを含むデータストリームのＲＤ値をモデル化する有限状態機械を用いることを特徴とする請求項２０に記載の方法。
27. 前記データパケットに失敗のフラグが立てられた場合にビット誤り率カウンタを増分する段階、
    を更に含むことを特徴とする請求項２０に記載の方法。
28. 多重入力署名レジスタ（ＭＩＳＲ）を用いてエラーを登録する段階、
    を更に含むことを特徴とする請求項２０に記載の方法。
29. 前記データパケットに失敗のフラグが立てられた場合にクロックを停止する段階と、
    前記エラーがどこで発生したかを判断するために内部レジスタを調べる段階と、
    を更に含むことを特徴とする請求項２０に記載の方法。
30. データストリーム内の符号化済みデータパケットのＤＣ値を判断するように構成された同時コードチェッカー（Ｃ３）論理と、
    前記データストリームの状態を追跡するように構成された有限状態機械（ＦＳＭ）と、
    を含み、
    作動時に、前記Ｃ３論理は、前記ＦＳＭに前記符号化済みデータパケットの前記ＤＣ値を送信し、該ＦＳＭは、該ＤＣ値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
    ことを特徴とするエラー検出回路。
31. 前記ＦＳＭは、前記データストリームのＤＣ状態を追跡してエラーが発生したかを判断することを特徴とする請求項３０に記載のエラー検出回路。
32. 前記ＦＳＭは、前記データストリームの移動不均衡（ＲＤ）状態を追跡してエラーが発生したかを判断することを特徴とする請求項３０に記載のエラー検出回路。
33. 前記ＦＳＭは、前記データストリームのＤＣ状態及びＲＤ状態を追跡してエラーが発生したかを判断することを特徴とする請求項３０に記載のエラー検出回路。
34. 前記Ｃ３論理は、加算器及びＤＣマッパーを含むことを特徴とする請求項３０に記載のエラー検出回路。
35. 前記Ｃ３論理は、コードエラーチェッカー（ＣＥＣ）及びＤＣ計算器を含むことを特徴とする請求項３０に記載のエラー検出回路。
36. 前記ＣＥＣは、前記データパケットが該データパケットを符号化する際の符号化手法に対して有効なコードワードであるかを判断するように構成されていることを特徴とする請求項３５に記載のエラー検出回路。
37. 前記ＤＣ計算器は、前記符号化済みデータパケットの前記ＤＣ値に対応する信号をアサートするように構成され、
    作動時に、前記アサート信号は、エラーが発生したことを判断するために前記ＦＳＭによって用いられる、
    ことを特徴とする請求項３５に記載のエラー検出回路。
38. 前記Ｃ３論理は、コードエラーチェッカー（ＣＥＣ）、ＲＤ型回路、及びＤＣ回路を含むことを特徴とする請求項３０に記載のエラー検出回路。
39. 前記ＲＤ型回路は、前記符号化済みパケットのＲＤ型から導出された信号をアサートするように構成され、前記ＤＣ回路は、該パケットにＤＣ値を割り当てるように構成され、マッピング回路が、該割り当てたＤＣ値をマップ信号としてアサートするように構成されており、
    作動時に、前記ＲＤ型信号及び前記マップ信号は、エラーが発生したか否かを判断するために前記ＦＳＭによって用いられる、
    ことを特徴とする請求項３８に記載のエラー検出回路。
40. 前記ＣＥＣは、無効コードワードが供給された時に無効信号を生成し、
    作動時に、前記無効信号は、ＤＣ／ＲＤ計算の出力信号に優先し、正確な出力が要求される状態の個数を低減することによって前記ＦＳＭ及び該ＤＣ／ＲＤ計算の回路の最適化を可能にする、
    ことを特徴とする請求項３５に記載のエラー検出回路。
41. コンピュータ可読媒体上に記憶され、コンピュータ装置の作動を制御するための命令を含むコンピュータプログラムであって、
    命令が、コンピュータ装置に、
    到着直列化及び符号化済みデータパケットを受信する段階と、
    前記到着直列化及び符号化済みデータパケットを非直列化する段階と、
    データパケットの有効性を検査する段階と、
    前記符号化済みデータパケットの試験応答値を導出する段階と、
    前記試験応答値が有効又は無効（包括的）値であるかを判断する段階と、
    前記試験応答値が無効である場合に、前記到着非直列化及び符号化済みデータパケットに失敗のフラグを立てる段階と、
    を実行することによってデータの保全性を検証させるための命令を含む、
    ことを特徴とするコンピュータプログラム。
42. 前記試験応答値は、ＤＣ値を含むことを特徴とする請求項４１に記載のコンピュータプログラム。
43. 前記試験応答値は、移動不均衡（ＲＤ）値を含むことを特徴とする請求項４１に記載のコンピュータプログラム。
44. 前記試験応答値は、直流（ＤＣ）値、移動不均衡（ＲＤ）値、又は該２つのＤＣ及びＲＤ値の組合せを含むことを特徴とする請求項４１に記載のコンピュータプログラム。
45. システム内でデータストリームを用いて同時コードチェッカー（Ｃ３）の機能を試験する方法であって、
    同時コードチェッカー（Ｃ３）論理内の少なくとも１つのレジスタをプログラムしてシステムを試験モードに設定する段階と、
    コードワードをモニタし、検出した有効コードワードの個数を判断する段階と、
    所定数の有効コードワードを検出した場合には、コード区切り文字検出器（ＣＤＤ）内の試験制御回路が、移動不均衡有限状態機械（ＲＤ ＦＳＭ）を使用可能にしてデータストリームの有効性を検査する段階と、
    前記「ＲＤ ＦＳＭ」が使用可能にされた時に、該「ＲＤ ＦＳＭ」を用いて前記データストリームをモニタし、該データストリームに対して適正に同期化する段階と、
    同期後に、前記Ｃ３が、試験仕様を完了まで継続的に追跡する段階と、
    試験が完了した時に、前記Ｃ３論理を使用不可にする段階と、
    を含むことを特徴とする方法。
46. 前記システムを試験モードに前記設定する段階は、該システムをオンライン試験モードに設定する段階を含み、
    前記オンライン試験モードは、
    前記コード区切り文字検出器（ＣＤＤ）内の有効コードワード（ｖａｌＣＷ）を使用可能にして、データストリームの開始を同期化する段階と、
    利用可能な試験仕様から試験仕様を選択するために、ＣＥＣ及びＤＣ／ＲＤ制御信号（ＤＣ又はＲＤ仕様検査）を使用可能にするようにコードエラーチェッカー制御信号（ＣＥＣ＿ｅｎ）を設定する段階と、
    を更に含む、
    ことを特徴とする請求項４５に記載の方法。
47. 前記利用可能な試験仕様は、ＤＣ仕様、ＲＤ仕様、及び該ＤＣ及びＲＤ仕様の組合せを含むことを特徴とする請求項４６に記載の方法。
48. 最初に通常のシステム作動を開始する段階、及び次に該システムをオンライン試験モードに設定する段階を更に含むことを特徴とする請求項４５に記載の試験する方法。
49. 前記システムが作動中に、前記Ｃ３論理内の「ＩＣ間」バス（Ｉ２Ｃ）レジスタをプログラムして該システムを試験モードに設定する段階を更に含むことを特徴とする請求項４８に記載の試験する方法。
50. 前記試験モードは、オンライン試験モードを含むことを特徴とする請求項４９に記載の試験する方法。
51. 前記少なくとも１つのレジスタは、少なくとも１つの「ＩＣ間」バス（Ｉ２Ｃ）レジスタを含むことを特徴とする請求項４５に記載の方法。
52. 前記少なくとも１つレジスタは、複数の「ＩＣ間」バス（Ｉ２Ｃ）レジスタを含むことを特徴とする請求項４５に記載の方法。
53. 前記Ｃ３を前記使用不可にする段階は、前記試験制御ユニットを使用不可にすることによって達成されることを特徴とする請求項４５に記載の方法。
54. 前記試験制御ユニットを前記使用不可にする段階は、前記Ｉ２Ｃを通じて使用不可信号をプログラムすることによって達成されることを特徴とする請求項５３に記載の方法。
55. 同期後に前記試験仕様を完了まで前記継続的に追跡する段階は、エラーに遭遇した場合に「ビット誤り率（ＢＥＲ）」カウンタを増分する段階を更に含むことを特徴とする請求項４５に記載の方法。
56. 前記ＢＥＲカウンタの内容又は計数を観測して、現場でのチャンネル品質の指示としてエラーの個数を判断する段階、
    を更に含むことを特徴とする請求項５５に記載の方法。
57. 前記試験仕様は、ＤＣ試験仕様、ＲＤ試験仕様、及びこれらの組合せを含む試験仕様の組から選択されることを特徴とする請求項４５に記載の方法。
58. 前記プログラムする段階は、前記システムの作動中に実行されることを特徴とする請求項４５に記載の方法。
59. ハードウエア装置内で同時コードチェッカーを実施するのに必要な論理素子の個数及び半導体面積を低減するために同時コードチェッカー論理回路を最適化する方法であって、
    コードワードエラーチェッカーの既存の無効出力信号及び／又はコードワード型に基づいて無指定論理レベル入力条件を表す真理値表入力を識別する段階と、
    前記真理値表入力に対応する合成される出力機能を表す真理値表出力を識別する段階と、
    前記識別された無指定真理値表入力及び前記識別された真理値表出力を有する真理値表を用いて同時コードチェッカー論理回路のための設計を行う段階と、
    を含むことを特徴とする方法。
60. 前記真理値表内の前記無指定は、同時コードチェッカーのＤＣ出力機能、ＲＤＴ出力機能、又はＤＣ出力機能とＲＤＴ出力機能の組合せに対する無指定であることを特徴とする請求項５９に記載の方法。
61. 前記真理値表は、１０ビットコードワードに適用されることを特徴とする請求項５９に記載の方法。
62. 前記無指定入力を識別しない設計に比較して少なくとも７０パーセントだけ指定入力の個数を低減することを特徴とする請求項５９に記載の方法。
63. 前記最適化された設計を用いて半導体材料に前記同時コードチェッカー論理回路を組み立てる段階を更に含むことを特徴とする請求項５９に記載の方法。
64. 請求項５９に記載の方法によって組み立てられたことを特徴とする同時コードチェッカー論理回路。

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