JP5651171B2 - コンピュータメモリテスト構造 - Google Patents
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Description
ei[19:0]=(x1、x0x2、x1、x0x2、x1、x0x2、x1、x0x2、x1、x0x2、x1、x0y2、y1、y0)
は、例えば、3つの任意の関数の入力及び出力を含む20タプルベクトルと考えることができる。入力及び出力は、それらのビット位置のインデックスに適用されるモジュロ3の演算に基づいて区画される。一般的に、モジュロn演算は、n個の関数が考えられる場合に適用される。モジュロ3演算に基づく入力及び出力の区画は、次のように要約される。
X0=e[19:0]↑{3k|1≦k≦6}
X1=e[19:0]↑{3k+1|1≦k≦6}
X2=e[19:0]↑{3k+2|1≦k≦5}
但し、投影演算子↑は、iをi∈Xとすれば、e[19:0]からのe[i]の選択として定義され、ここで、セットXは、0≦i≦19の範囲におけるビット位置の集合を含む。例えば、e[19:0]↑{15、12、9、6、3、0}=e[15、12、9、6、3、0]となる。
図28では、例えば、CW(2)においてδ=N1xN2=3x2=6ビット離れ、η=17−6=11であり、λ=2δ=12である。δ=5、η=15及びλ=2δ=10の場合に、TE(20、5)として表される非ハイアラーキー的テストエンコーディングと比較して、ハイアラーキー的エンコーディングは、改善されたエラーマスキング能力を与えることができる。ダブルエラーマスキングが可能であるから、n=2、3、等とすれば、CW(max(i))において2n個のエラーを伴うエラーマスキングも可能となる。ダブルエラーマスキングを回避するために、テストエンコーディングスキームは、TE(20、5、3)へ向上させることができる。このエンコーディングスキームでは、CW(2)=E[19:5]及びW(2)=15である。マスクされるエラーは、15ビット離れて生じ、これは、CW[2]の外部である。というのは、E[19:5]における最初と最後のビットが14ビット離れているからである。従って、エラーをマスクすることができない。エラーマスキング寛容度を保証するために、テストエンコーディングスキームは、次のことを満足させる。テストエンコーディングスキームTE(W、N1、N2、・・・Nm)の場合に、
1.i≠jとすれば、NiとNjとの間に共通の除数がない;
2.min(x)がxの最小値を表すとすれば、min(Ni)=Nm;
3.テストエンコーディングスキームにおけるハイアラーキーの数は、テストエンコーディング関数の全数、即ちNから、
となり且つ
が最大となるように、決定することができる。
例えば、10個のテストエンコーディング関数を20ビットコードワードにおいてエンコーディングスキームに合体すべき場合には、エンコーディングスキームTE(20、6,4)は、TE(20、7、3)ほど効率的でない。これは、6及び4の共通の除数(即ち、2)が、エラーマスキング距離を、24ではなく、12に減少するからである。エラーマスキング距離がW(2)=14の場合より小さいので、マスクされるダブルエラーが2つとなる。他方、TE(20、7、3)では、7と3との間に共通の除数がなく、21のエラーマスキング距離が維持される。エラーマスキング距離が、W(2)=13又はW(2)−21=−8(ゼロより小さい)を越えるので、TE(20、7、3)ではエラーマスキングを行うことができない。ハイアラーキーの最低レベルにおけるコードワードの巾、例えば、W(m)は、エラー検出能力に影響を及ぼす。W(m)−エラーマスキング距離<0のときにはエラーをマスクすることができないので、W(m)は、全てのW(Ni)間で最も小さくなければならない。全数のテストエンコーディング関数の区画を改善することでも、エラーマスキングの機会を減少するか、又はエラー検出能力を高めることができる。例えば、30ビットコードワードにおける10個のエンコーディング関数は、第1レベルの5つのエンコーディング関数、第2レベルの3つの関数及び第3レベルの2つの関数より成るハイアラーキーの3つのレベルで実施されて、TE(30、5、3、2)を得ることができる。TE(30、5、3、2)は、例えば、TE(30、7、3)より多くのエラーを検出することができる。これは、エラーマスキング距離TE(30、5、3、2)=5x3x2=30であり、W(3)=30−5−3=22であって、W(3)−30=−8となり、エラーマスキングが行えないことを指示するからである。しかしながら、TE(30、7、3)におけるマスクされるダブルエラーの数は、W(2)−21=23−21=2となって、2つのマスクされたダブルエラーが21ビット離れていることを指示する。エラーマスキングを許さない20ビットのSPDRAMコードワードのテストエンコーディングスキームは、TE(20、5、3、2)である。TE(20、5、3、2)では、ダブルエラーをマスクすることができない。というのは、δ=30が、W(3)=12より著しく大きいからである。バーストエラーマスキング長さλは、λ=2δ=60であるから、バーストエラーマスキングを行うことはできない。ハイアラーキーの各レベルのテストエンコーディング関数により奇数のエラーを検出することができる。エラーなしビットで分離された小さなバーストエラーのグループとして生じる偶数のエラーは、テストエンコーディングハイアラーキーの異なるレベルにおいて検出することができる。例えば、CW(3)=e[11:0]内のエラーなしビットにより分離される多数のエラーグループを、テストエンコーディングハイアラーキーの1つ以上のレベルにおいて検出することができる。N1−N2=2つのエラーなしビット離れたN2(又は3)個のエラーは、レベル3のテストエンコーディングスキームにより検出することができる。N2−N3=1つのエラーなしビット離れたN2個のエラーは、レベル1のテストエンコーディングスキームにより検出することができる。
110:装置
115、120、125、130:ポート
135:シリアライザ
140:デシリアライザ
300:システム
305:ホスト
320:ホスト物理的層
325:送信器
330:シリアライザ
350:インターフェイス
355:メモリ
360:ポート
365:メモリ物理的層
340、390:リンクマネージメント
355:メモリ
375:受信器
380:デシリアライザ
400:SPDRAMメモリ
410:メモリ物理的層
420:メモリバンク
805:SPDRAMメモリ
810:メモリインターフェイステスト構造
815:シリアルIOテスト構造
820:シリアライザ
825:デシリアライザ
830:シリアルIOインターフェイス
840:PHYコア
845:シリアルIOテスト構造
850:メモリインターフェイステスト構造
855:デシリアライザ
860:シリアライザ
1005:共有テストパターンソース
1010:テストプロパティ埋め込みユニット
1015:遷移エンコーディング(TE)
1025:システムロジック
Claims (37)
- メモリボードをテストする方法において、
メモリボードのメモリをテストする段階であって、メモリのテストは、組込み自己テスト構造を使用して、メモリのための第1のテストパターンを与えることを含み、前記第1のテストパターンは、メモリのためのプロトコルに合致する、段階と、
エラーチェッカにより、メモリに対する合法的コマンドを検出できるようにすることにより、前記メモリのテストに対してエラーチェックを遂行する段階と、
メモリのIO(入力出力)インターフェイスをホストでテストする段階であって、IOインターフェイスのテストは、組込み自己テスト構造を使用して、IOインターフェイスのための第2のテストパターンを与えることを含む段階と、
を備えた方法。 - 前記メモリは、シリアルポートダイナミックランダムアクセスメモリ(SPDRAM)である、請求項1に記載の方法。
- 前記メモリのテストは、前記IOインターフェイスのテストとは別のものである、請求項1に記載の方法。
- 前記第2のテストパターンは、メモリのためのプロトコルに合致しない、請求項1に記載の方法。
- テストプロパティを前記第2のテストパターンにエンコードする段階を更に備えた、請求項1に記載の方法。
- 前記組込み自己テスト構造の少なくとも一部分は、前記メモリ及びホストに含まれる、請求項1に記載の方法。
- 受信したテストパターンを検討して、前記メモリ又はIOインターフェイスに1つ以上のエラーが生じたかどうか決定する段階を更に備えた、請求項1に記載の方法。
- 前記第1のテストパターンの抽出されたテストプロパティをチェックすることに基づいてメモリをテストする段階を更に備えた、請求項1に記載の方法。
- 前記第1のテストパターン及び第2のテストパターンを与えることは、テスト信号を発生することを含む、請求項1に記載の方法。
- 前記第1のテストパターン及び第2のテストパターンを与えることは、外部テスターからテスト信号を受け取ることを含む、請求項1に記載の方法。
- 前記組込み自己テスト構造の少なくとも一部分をバイパスして、テストのために信号をループバックする段階を更に備えた、請求項1に記載の方法。
- 前記メモリは、複数のポートを含み、そして更に、それらポートをテストのために一緒に結合する段階を備えた、請求項1に記載の方法。
- 各ポートは、シリアライザ及びデシリアライザを備え、前記ポートを一緒に結合する段階は、第1ポートのシリアライザを第2ポートのデシリアライザに接続することを含む、請求項12に記載の方法。
- 前記テストは、前記第1ポートのシリアライザにテストパターンを付与しそして前記第1ポートのデシリアライザでテストパターンを受け取ることを含む、請求項13に記載の方法。
- テストパターンにテストプロパティを埋め込むために複数のハイアラーキー編成のテストエンコーディング関数を使用してテストパターンを発生する段階を更に備えた、請求項1に記載の方法。
- 前記メモリ及びメモリのインターフェイスのテストは、前記メモリボードの内部でテストされ、そのテストは、メモリボードにおいて信号をループバックするようにメモリボードを構成することを含む、請求項1に記載の方法。
- 前記IOインターフェイスをテストすることは、メモリボードの出力からメモリボードの入力へ信号をループバックすることを含む、請求項1に記載の方法。
- 前記IOインターフェイスをテストすることは、前記ホスト内で前記ホストの入力からホストの出力へ信号をループバックすることを含む、請求項1に記載の方法。
- 前記装置は、複数のメモリ要素を備え、前記メモリをテストすることは、前記複数のメモリ要素の各々に対してインターフェイスをテストすることを含む、請求項1に記載の方法。
- 前記複数のメモリ要素の各々に対してインターフェイスをテストすることは、各インターフェイスの1つ以上のリンクをオン又はオフにスイッチングして、テストパターンを送信するためのテスト経路を形成することを含む、請求項19に記載の方法。
- 前記1つ以上のリンクをスイッチングすることは、非機能的テスト経路を形成するようにスイッチングすることを含む、請求項20に記載の方法。
- 前記1つ以上のリンクをスイッチングすることは、オープン欠陥及びブリッジ欠陥の1つ以上をテストするためにリンクをスイッチングすることを含む、請求項20に記載の方法。
- 第1のテスト構造を含むメモリと、
第2のテスト構造を含むホストの物理的層と、
前記メモリと物理的層との間のインターフェイスと、
を備え、前記メモリ及びインターフェイスは、前記第1及び第2のテスト構造を使用してテストされ、
前記メモリのテストは、組込み自己テスト構造を使用して、メモリのための第1のテストパターンを与えることを含み、前記第1のテストパターンは、メモリのためのプロトコルに合致し、
前記第1のテスト構造は、エラーチェッカを有し、前記メモリのテストは、前記エラーチェッカにより、メモリに対する合法的コマンドを検出できるようにすることを含む、装置。 - 前記メモリ及びインターフェイスのテストは、別々の実行される、請求項23に記載の装置。
- 前記インターフェイスのテストは、前記メモリのプロトコルに合致しないテストパターンを使用することを含む、請求項23に記載の装置。
- 前記合法的コマンドを検出できるようにすることは、前記エラーチェッカの比較ロジックによりエラー信号の生成を可能にする制御信号を供給することを含む、請求項23に記載の装置。
- 前記メモリは、シリアルポートダイナミックランダムアクセスメモリ(SPDRAM)である、請求項23に記載の装置。
- 前記メモリは、シリアライザ及びデシリアライザを各々有する複数のポートを備えた、請求項27に記載の装置。
- テストジェネレータが前記メモリの各ポートに対するテストパターンを発生する、請求項28に記載の装置。
- 各ポートは、エラーチェッカを備え、各エラーチェッカは、各ポートのデシリアライザにより受け取られたテストパターンをチェックする、請求項28に記載の装置。
- 前記メモリボードは、前記複数のポートに対する単一のエラーチェッカを含む、請求項28に記載の装置。
- 前記ポートは、前記装置をテストするためにシリアルに一緒に接続される、請求項28に記載の装置。
- 前記第1のテスト構造は、メモリテストインターフェイスユニットを含む、請求項23に記載の装置。
- 前記メモリテストインターフェイスユニットは、シリアルIOテストジェネレータを含む、請求項33に記載の装置。
- 前記メモリテストインターフェイスユニットは、コマンドジェネレータと、データ及びアドレスジェネレータとを含む、請求項33に記載の装置。
- 前記メモリテストインターフェイスユニットは、更に、複数のコマンドを生成してそれら複数のコマンドを複数のポートへパラレルに配布するためのコマンドエキスパンダーを備えた、請求項35に記載の装置。
- プロセッサにより実行されたときに、そのプロセッサが、
シリアルポートダイナミックランダムアクセスメモリ(SPDRAM)ボードのメモリをテストし、該メモリのテストは、組込み自己テスト構造を使用して、メモリのための第1のテストパターンを与えることを含み、前記第1のテストパターンは、メモリのためのプロトコルに合致し、
エラーチェッカにより、メモリに対する合法的コマンドを検出できるようにすることにより、前記メモリのテストに対してエラーチェックを遂行し、
メモリのIO(入力出力)インターフェイスをホストでテストし、該IOインターフェイスのテストは、組込み自己テスト構造を使用して、IOインターフェイスのための第2のテストパターンを与えることを含み、前記メモリのテストは、前記IOインターフェイスのテストとは別のものである、
ことを含むオペレーションを遂行するようにさせるインストラクションのシーケンスを表すデータが記憶されたコンピュータ読み取り可能な媒体。
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