JP2010511145A - 確定および不定ｉｃデータ用の、パターン制御され、フルスピードａｔｅ比較機能 - Google Patents

Abstract

ＤＵＴ出力にテストを行いつつ不定状態をマスキングすることができる、パターン制御可能なＬＦＳＲまたはＭＩＳＲが開示される。適切なときに、ＭＩＳＲまたはＬＦＳＲは、ＭＩＳＲまたはＬＦＳＲに入力するデータをマスキングして、不定状態が受け取られないようにする。これにより、動作が遅く容量が小さいＭＩＳＲパターンメモリを、動作が速く複雑なＡＴＥ Ｒｘメモリと置き換えることができる。テスト期間の最後に、ＬＦＳＲまたはＭＩＳＲは、不定データについて有効シグネチャ候補一式と比較するシグネチャを生成する。合否結果が生成される。不定状態をマスキングすることで、格納する必要がある有効シグネチャ数が減少する。ＭＩＳＲまたはＬＦＳＲのマスキングは、シリアル出力データストリームでは不定状態と良好なデータとが予期可能なパターンで発生する、または、良好なデータが位置合わせ文字の後に位置する、という傾向にあるという事実に基づいて行われてよい。ＭＩＳＲまたはＬＦＳＲ出力シグネチャはさらに、入力テストパターン全体の代わりに個々のパターンセグメントをテストするのに利用されてもよい。この期待されるＤＵＴ Ｒｘデータ圧縮実装は、１つのシグネチャ（確定）データにも利用できる。
【選択図】 図３

Description

本願は、２００６年１１月２９日出願の米国特許出願番号第１１／６０６，８６６の継続出願であり、その全体をここに参照として組み込む。
本発明は、集積回路（ＩＣ）などの半導体デバイスをテストするテストシステムに係り、特に一実施形態において、被試験デバイス（ＤＵＴ）の高速シリアル（ＨＳＳ）出力を、従来のベクトルマスキング制御と組み合わせたプログラム可能な／制御可能なリニアフィードバックシフトレジスタ（ＬＦＳＲ）および／またはマルチプルインプットシフト（またはシグネチャ）レジスタ（ＭＩＳＲ）を利用して、テストすることに関する。

ＩＣのデバイス速度および密度は劇的に向上を続けている。ＩＣ速度の向上により、ＨＳＳ入出力を有する新たなクラスのＩＣが生まれた。ＨＳＳ入出力は、現在では約６２２Ｍｂｉｔｓ／秒から約２‐６Ｇｂｉｔｓ／秒で動作しており、次世代のＨＳＳ入出力は、１０‐１３Ｇｂｉｔｓ／秒の速度に到達することが予期される。ＨＳＳ入出力を要するインタフェースには少なくとも２種類ある。第１種のインタフェースは、通信用であって、ＨＳＳ差動入出力の対が「レーン」と称され、クロックが信号に埋め込まれている可能性のあるものがある。ＨＳＳ入出力を要する第２種のインタフェースは、ＨＳＳメモリインタフェースを介してプロセッサと通信するメモリデバイス内に存在する。これらメモリインタフェースは、送信データとは別個に、しかし共に送られる転送クロックを含みうる。

デバイス密度の向上により、ＩＣ製造業者は高度な機能を単一のデバイスに設計できるようになった。しかし、このデバイス密度の顕著な向上に、対応するピンの数の増加が追いついていない、これは一部には基板レベルの設計および製造可能性に物理的限界があることに起因している。故に、向上したデバイス密度が可能ならしめた、高度な機能を有効利用するには、デバイス上の限られた出力ピンをＩＣ内の異なる機能間で共有することが考えられる。言い換えると、幾らかの機能を、単一の出力ピンに対応する単一の出力ポートに選択的に連結することが考えられる。

各機能は、他のクロックとは異なり、出力ポートを駆動するクロックとは異なる周波数を有する別個のクロックにより計測されうるので、サイクルスリップが起こりえて、これにより不定な出力データが生じうる。さらに、同じインタフェースのマルチコア共有にありがちな、１を超える機能が同じクロックエッジの単一の出力ポートにアクセスを試みる際、または、複数の機能が、環境条件の変化により異なる遅延を有する際には、異常データの形の不定データが生じうる。

さらに現在では、無線周波数（ＲＦ）信号を含む混合信号を有するマルチコアプロセッサ、マルチクロックドメインデジタルおよび非同期システムオンチップ（ＳＯＣ）が、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）インタフェースと共に利用されるようになっている。これらＨＳＳデータパスもまた、通常動作において（不定データを表す）出力データの異常パケットを生成しうる。従来のＡＴＥにおいては、この課題を、１）データストリーム全体を捉えて、後処理を行う、または、２）多数の異なるパターン種を、いずれかのパターンが合格するまでテストする、などにより解決する方法が採られていた。これら方法はいずれも、テスト時間が長時間にわたる。

自動テスト装置（ＡＴＥ）は、既知の入力信号に呼応してＤＵＴから受信されたＨＳＳ出力上のデータが、期待される出力データシーケンスと一致するか否かを判断することで、ＨＳＳ出力を有するＤＵＴをテストするのに利用されてきた。図１はＨＳＳ出力の機能テストを行う従来のＡＴＥシステム１００の一例の概略図である。図１に示すように、ＤＵＴ１０２をテストするには、テストパターンまたはソースベクトルのシリアルストリーム１０４がＤＵＴに適用されてよく、これにより、データのシリアル出力ストリーム１０６が生成される。このシリアル出力データ１０６はその後、ｅＸｃｌｕｓｉｖｅ ＯＲ（ＸＯＲ）ゲート１１２という記号で示されているシリアル比較ロジックの期待データ１１０とデジタルに比較され、ここで、デジタルシリアル出力データ１０６と期待シリアルデータ１１０との間のビット毎の比較により一致が示されない場合毎に、出力１１８上にロジック「１」が生成される。

上述したように、サイクルスリップおよび異常データにより、不定出力データが生じうる。さらに、ＤＵＴ１０２は、ある予期可能な時間において、期待不定シリアル出力データ状態１０６を生成することが知られている。これら期待不定状態を無視するべく、出力１１８を、ＡＮＤゲート１１６という記号で表されているシリアル比較ロジックのシリアルマスクデータ１１４とさらに比較してよく、ここで、シリアルマスクデータは、適切なときにロジック「０」に設定され、出力１１８の状態に関わらず、強制的に出力１２０を既知の状態（ロジック「０」）とすることで、出力の既知の不定データビットをマスキングする。その他の場合には全て、シリアルマスクデータ１１４はロジック「１」であり、比較ロジック１１２の結果を通す。従って、図１の簡略図においては、出力１２０の安定したロジック「０」ストリームは、特定の出力データビット１０６がテストに合格したことを示し、ロジック「１」は、いずれのときにおいても、出力データビット１０６がテストに不合格であったことを示す。

図１の方法においては、期待データ１１０およびマスクデータ１１４は、ソースベクトルデータ１０４とともに維持されねばならないので、「駆動」データ（ベクトルデータ）として２倍の「受信」データ（期待データおよびマスクデータ）が必要となってしまい、これは記憶および利用両面からコストが高い。さらに、異なる符号化方式および様々な巡回冗長検査（ＣＲＣ）出力コードを利用して符号化された出力データのため、さらなる期待データ１１０およびマスクデータ１１４が必要となる場合がある。さらに、幾らかのＤＵＴクロックエンベデットインタフェースは、交流（ＡＣ）連結されている場合もあるので、データパケットシーケンスが反転されることで「ビットディスパリティ」と称される動作で直流（ＤＣ）均衡を保つ場合がある。従来のＡＴＥにおいては、この課題を、１）データストリーム全体を捉えて、後処理を行う（これによりテスト時間が長時間にわたる）、２）ビットディスパリティをなくすＤｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ（ＤＦＴ）法（これによりテスト実施範囲が狭くなる）、３）ディスパリティビット変更を無視する（これによりテスト実施範囲に大きな影響が出る）、４）注意深いパターン選択（実行が非常に難しい）、５）１つが合格するまで多くの異なるパターンをテストする、などにより解決する方法が採られていた。この状況をさらに複雑にするのは、ビットディスパリティは通常温度および電源レベルにより大きな影響を受ける、ということである。

このテストデータを全て格納するには、非常に大容量のＡＴＥパターンメモリが必要となり、そのような大容量データに高速にアクセスしようとすると、メモリアクセス帯域幅をはるかに超えてしまう。例えば、上述のように、従来のＡＴＥは最小１ビットをソースベクトル毎に利用し、２ビットを比較ベクトル毎に利用する（各１ビットを期待データおよびマスクデータに利用する）。１つのＨＳＳレーンは送受信チャネルからなるので、１つの１０Ｇｂｉｔ／秒レーンは３０Ｇｂｉｔ／ｓのデータを必要とする。さらに、ＤＵＴは１６以上のレーンインタフェースを有する場合がある。例えば、１６個の１０Ｇｂｉｔ／ｓレーンは、３０Ｇｂｉｔ／ｓ*１６、つまり４８０Ｇｂｉｔ／ｓのデータを必要とする。従来のハイエンドなダイナミックＲＡＭ（ＤＲＡＭ）インタフェースは、８００Ｍｂｉｔ／ｓのダブルデータレート（ＤＤＲ２）または５１．２Ｇｂｉｔ／ｓの６４ビットインタフェースである。故に、１６レーンの１０Ｇｂｉｔ／ｓのＨＳＳ出力のフルスピードテストは、１０ＤＤＲ ＤＲＡＭインタフェースを必要として、これら各々は約１４４ピンのアドレスおよびデータラインを有する。この過度のピンカウントおよび帯域幅は、従来のデバイスの容量を超えている。この問題に対する唯一コスト効率のよいＡＴＥ解決法では、より小さなグループにレーンを分割する必要がある。しかしこれもＡＴＥコストの増加となり、チャネル密度を低減し、レーン間の同期および送受信非対称ループバック製造テストを低減させる。

機能テスト用に過度のデータ量を格納しないことを目的として、ＩＣ製造業者は、出力データ比較を行わせるのにＭＩＳＲまたはＬＦＳＲの利用に目を向けた。ここでは、一般用語であるシグネチャレジスタ（ＳＲ）を、ＭＩＳＲまたはＬＦＳＲのことを表すこととする。ＭＩＳＲは、当業者には公知であるデジタルロジックに実装されるアルゴリズムのルーチンであり、パラレル入力データを特定のビットシーケンス（例えば３２ビット）に短く圧縮する。パラレルデータとは、ＳｅｒＤｅｓによりパラレルデータに変換される（例えば、一度に３２ビットのパラレルデータに変換される）１つのシリアルデータストリーム、または各チャネルがＭＩＳＲにデータ１ビットを提供する幾らかの異なるシリアルチャネルのことを表してよい。いずれにしても、ＭＩＳＲは、いくら長くてもパラレル入力データの各シーケンスについて特定のビットシーケンスまたはシグネチャを生成する。パラレル入力データのいずれかのビットが誤っている、または異常である場合、異なるＭＩＳＲ合計（つまり、異なるビットシーケンス）として出現する。

ＬＦＳＲは、シリアルビットストリーム間で同じ機能を行う。ＬＦＳＲは、当業者には公知であるデジタルロジックに実装されるアルゴリズムのルーチンであり、シリアル入力データを特定のビットシーケンス（例えば３２ビット）に短く圧縮する。ＬＦＳＲは、いくら長くてもシリアル入力データの各シーケンスについて特定のビットシーケンスまたはシグネチャを生成する。シリアル入力データのいずれかのビットが誤っている、または異常である場合、異なるＬＦＳＲ合計（つまり、異なるビットシーケンス）として出現する。

幾らかのＩＣ製造業者は、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、および疑似ランダムビットストリーム（ＰＲＢＳ）データへのビルトインセルフテスト（ＢＩＳＴ）に対してＳＲ技術の利用を試みてきた。ＳＲを機能テストに利用したＩＣ製造業者もある。期待データおよびマスクデータを利用する代わりに、ＳＲを利用してＤＵＴ出力データの合否判定が行われる。この方法においては、期待データおよびマスクデータの長いシーケンスをテスト毎に格納する必要がないので、テストのベクトル記憶コストの略２／３が削減される。この方法で代わりに必要となるのは、ソースベクトルと、許容可能シグネチャのリストのみである。

ＩＣ製造業者は、ＳＲ比較法を利用して、ＤＵＴ出力を検証してきたが、この方法は主に、疑似ランダムビットストリーム（ＰＲＢＳ）シーケンスなどの確定データに制限されていた、というのも、従来のＳＲは、ある時には不定データを避けるべくＤＵＴからの出力データを選択的にマスキングさもなくば無視する、といったことができないからである。これら従来のシステムで利用可能な唯一の制御法は、不定状態を生成することが分かっているＤＵＴ出力ピンを完全に停止することである。この、ある時にＤＵＴからの出力データを選択的にマスキングできない結果、ＤＵＴが不定出力データを生成するとき、出力状態がＳＲに供給され、最終合否出力シグネチャが破損されていた。これら不定状態に対応するには、多数の良好なシグネチャ候補を格納しておいて、ＳＲの出力と比較して、全ての期待不定状態候補と、異なる許容可能出力データストリームとを説明する必要がある。これは、多数のシミュレーションも必要とする。この結果、ＳＲを利用するＡＴＥシステムは、不定状態の数を低減して有効シグネチャ候補の数を低減するようにする必要がある。

ＬＦＳＲを利用してシグネチャ生成を試みる例としては、Ｂｒｏｗｎらの米国特許番号第６，９９０，４２３が挙げられる。しかし、この特許に記載されたＬＦＳＲは、ＤＵＴからの不定出力データをマスキングするよう制御することができないので、上述の課題は解決されていない。

故に、ＳＲを制御して、ある時にはそれらを停止またはディセーブルにして不定常態をマスキングすることで、不定状態が自身の出力シグネチャを破損しないようにして、且つ、格納が必要な有効なシグネチャデータの量を低減する必要がある。

本発明は、不定状態をマスキングしつつ、同時にＤＵＴ出力に対するテストを実行できるパターン制御可能なＳＲに関する。制御ロジックの制御のもとで、特定のテストに対する入力テストパターンをＤＵＴに適用する。ＤＵＴは１以上のＨＳＳ出力または１以上の低速シリアル出力を生成してよい。ＨＳＳ出力およびシリアル出力各々がテストシステムで受信される。ＨＳＳ出力の場合、ＨＳＳ出力はデシリアライザでＮビットのパラレルデータに変換されうる。適切なときに、制御ロジックはマスク信号をＳＲに送り、ＳＲを強制的に既知の状態にすることでＳＲへの入力データをマスキングし、しかもそれをシリアル出力データの受信と同期して行うことで、不定状態がＳＲに供給されないようにする。テスト期間の最後に、ＳＲはＭビットシグネチャを生成する。その後シグネチャは、シグネチャライブラリに格納されている有効シグネチャ候補一式と比較される。結果が各比較の最後に生成されて、制御ロジックまたはテスタの他の場所にへ転送されてよい。

制御ロジックは、機能テストに利用される従来のＳＲにはないマスキング機能を提供する。不定状態をマスキングすることで、記憶およびＳＲが生成する出力シグネチャと比較が必要な有効シグネチャの数が減る。故に、期待データおよびマスクデータをソースベクトルとともに提供する必要がある従来の方法と比較すると、本発明の実施形態は、ソースベクトル、有効シグネチャ候補のリスト、および適切なときに強制的に入力を既知の状態にすることでオンザフライ（on the fly）によりＳＲをマスキングする方法のみを必要とする。

ＳＲ制御は、シリアル出力データストリームでは不定状態と良好なデータとが予期可能なパターンで発生する傾向にあるという事実に基づいて行われてよい。例えば、簡単な実施形態においては、ＳＲはテスト開始後、特定の時間に特定の繰り返しパターンを踏襲するよう制御されてよい。別の実施形態においては、ＳＲは、制御ロジックがＤＵＴ出力の１つからのシリアル出力データストリーム内で位置合わせ文字を検出した後で、特定の繰り返しパターンで行われるよう制御されてよい。または、制御ロジックは、テスト開始後、位置合わせ文字を検索および検出する前に、数個のベクトルまたはサイクル分、待ってもよい。いずれにしても、位置合わせ文字の検出後、制御ロジックは、マスク制御ビットが規定する分解能における良好なデータおよび不定データのこの繰り返しパターンに則り、ＳＲをマスキングしてよい。良好なデータおよび不定データが繰り返されない場合には特に、制御メモリも、ＳＲをプログラムして適切なときに開始／停止するのに利用されてよい。

上述のように、完全なテストパターンがＤＵＴに入力された後、ＳＲからの出力シグネチャは有効シグネチャ候補のリストと比較されてよい。ここで、有効シグネチャ候補のリストは、さもなくば許容可能とされてしまう異常パケットの期待シーケンスに相当し、ＳＲに異なる許容可能シグネチャを処理させる。データが幾らかの期待不定状態を有する場合、データが異なる符号化方式を利用している場合、もしくは、データが複数の許容可能シーケンス内に異常パケットを含む場合、異なる許容可能シグネチャが生成される場合がある。

本発明の実施形態は、ＳＲ出力シグネチャの利用により、入力テストパターン全体ではなくて個々のパターンセグメントをテストさせる。上述のＳＲ制御により、テストシステムは、不定状態をマスキングでき、個々のパターンセグメントをテストできるようになる。例えば、ビデオインタフェースパターンセグメントを利用してビデオインタフェースをテストするときには、ビデオインタフェースパターンセグメントをＤＵＴに適用し始めてから、位置合わせ文字がシリアル出力データ内で検出された後に、ＳＲが初期化されてよい。ビデオインタフェースパターンセグメントに対応する出力データセグメントが受信されると、ＳＲは、パターンセグメント間の、またさらにはパターンセグメント内における任意の期待不定状態をマスキングするよう制御される。出力データセグメントが完全受信された後、ＳＲは、そのパターンセグメント用の有効シグネチャ候補一式と比較されるシグネチャを生成する。ＳＲはここでも、次の有効なパターンセグメント受信まで、初期化およびマスキング、またはディセーブルされてよい。次のパターンセグメントが終了すると、ＳＲは、そのパターンセグメント用の有効シグネチャ候補の別の一式と比較される別のシグネチャを生成する。パターンセグメント法で利用されるシグネチャ分析法により、本発明の実施形態においては、ＡＴＥが、ＤＵＴのどのパーツまたは機能が適切に動作したか、およびどのパーツまたは機能が適切に動作しなかったかを判断することができる。

本発明の実施形態が可能とする個々のパターンセグメントのテストにより、さらに、未確認シグネチャが検出された場合（つまり、特定のパターンセグメントについてＳＲの出力シグネチャがそのパターンセグメントの有効シグネチャ候補のいずれとも一致しない場合）、テスト全体を停止することができるようになる。これにより、特定のパターンセグメントにおける失敗を隔離することができるので、ＤＵＴまたはテスト自身をデバッグするのに有用となりえ、不良デバイスをテストする際のテスト時間を短縮することができる。本発明の別の実施形態では、全テストパターンまたは１パターンセグメントに対応するシリアル出力データ内で定期間隔で、ＳＲの出力シグネチャをそのときに期待されうる有効シグネチャ候補のリストと比較する。これら定期的比較は、全テストパターンまたは１パターンセグメントがまだＤＵＴに入力されていない場合にも行われる。比較が有効である限り、テストは継続される。しかし、比較が失敗に終わると、テストが停止する。これにより、設計の動作確認に役立ち、より具体的には、エラーの特定に役立つ、というのもエラーを初期に特定することができ、エラーが発生するテストサイクルを１範囲に限ることができるからである。

ＨＳＳ出力の機能テストを行う従来のＡＴＥシステムの一例の概略図である。

本発明の実施形態を含むことのできる例示的テストシステムを示す。

本発明の実施形態によるＳＲの制御を含む例示的テストシステムのブロック図を示す。

本発明の実施形態による、不定データ、位置合わせ文字「Ｔ」および良好なデータ、および位置合わせ文字の検出の後にＳＲをイネーブルにすること、の繰り返しパターンを示すタイミング図である。

本発明の実施形態による、ＤＵＴから受信され、制御可能なＳＲに供給されるシリアル出力データと、パターンセグメントを有する入力テストパターンのタイミング図を示す。

以下の好適な実施形態の説明において、本願明細書の一部を成し、発明が実施される特定の実施形態を例示している添付の図面への参照がなされる。本発明の好適な実施形態の範囲から逸脱せずに他の実施形態も利用でき、構造的変化も成しうることはいうまでもない。

高速に比較を行う超高速帯域幅メモリを大量に利用する代わりに、本発明の実施形態では、ＤＵＴ出力の機能テスト実行と同時に、不定状態をマスキングすることができるパターン制御可能なＳＲが利用される。制御は、適切なときにおよび適切な期間に強制的にＳＲを既知の状態にするまたはＳＲをディセーブルにし、しかもそれをＤＵＴ出力データパターンの受信に同期して行うことで、不定状態がＳＲに供給されないようにする。

図２は、本発明の実施形態を組み込むことのできる、テストシステム２００の一例の高レベルブロック図である。図２においては、モジュール２０２は、本発明の実施形態によりある出力ピンに機能テストを行う、アナログカード、デバイス電源（ＤＰＳ）、任意波形発生器（ＡＷＧ）、デジタイザまたはデジタルピンカード２１６などの機能ユニットであってよい。モジュール２０２および２１６の物理的接続は、スイッチマトリックスネットワーク２０６を含むモジュール接続イネーブラ２０４を介して実現されうる。スイッチマトリックスネットワーク２０６は、ロジック、配線、およびピンを含みうる。システムコントローラ２０８は通常ユーザとのインタラクション点である。システムコントローラ２０８は、複数のサイトコントローラ２１０のゲートウェイとして機能し、且つ、マルチサイト／マルチＤＵＴ環境において複数のサイトコントローラ２１０の同期を実現する。システムコントローラ２０８と多数のサイトコントローラ２１０とは、マスタ／スレーブ構成で動作しうる。システムコントローラ２０８はシステム動作全体を制御し、特定のサイトコントローラ２１０が行う機能を決定する。各サイトコントローラ２１０はそれ自身のみでＤＵＴ２１２のテストを行うことができる。サイトコントローラ２１０は、テストサイト２１４内の様々なモジュール２０２および２１６の動作を制御、監視する。テストサイト２１４は、単一のＤＵＴ２１２のテストを担うモジュールの集合体である。サイトコントローラ２１０は１または複数のテストサイト２１４を制御することができる。

プラットホーム全体は、様々なハードウェア／ソフトウェアモジュールが利用されうるインタフェースを提供するハードウェア／ソフトウェアフレームワークから形成される。アーキテクチャは、モジュール対モジュール、サイトコントローラ対モジュール、サイトコントローラ対サイトコントローラ、およびシステムコントローラ対サイトコントローラという通信を可能とする通信ライブラリとモジュール制御ソフトウェアを有するモジュール化されたシステムである。

デジタルピンカード２１６は、テストシステム２００に、制御可能なＳＲを利用してＤＵＴ出力に機能テストを行う際、出力コスト効率のよい、柔軟な機能を与えるという利点を有する。

図３は、本発明の実施形態によるＬＦＳＲ３０２および／またはＭＩＳＲ３０４の制御を含む例示的テストシステム３００のブロック図を示す。１以上のプロセッサ３０８を含みうる制御ロジック３０６の制御のもとに、大容量ソースパターンメモリ３１２などのメモリに格納されている特定のテスト用のソースベクトルまたは入力テストパターン３１０を、ＤＵＴ３１４に適用する。行うテストに応じて、ＤＵＴは１以上のＨＳＳ出力３１６または１以上の低速シリアル出力３１８を生成してよい。ＨＳＳ出力３１６およびシリアル出力３１８の各々がテストシステム３００で受信される。ＨＳＳ出力３１６の場合、ＨＳＳ出力はデシリアライザ３２０でＮビットのパラレルデータに変換されうる。

適切なときに（以下で詳述する）、制御ロジック３０６はマスク信号３３６をＭＩＳＲ３０４またはＬＦＳＲ３０２に送り、ＳＲを強制的に既知の状態にすることで、または、ＳＲをディセーブルすることで、ＭＩＳＲ３０４またはＬＦＳＲ３０２に入力するデータをマスキングして、しかもそれをシリアル出力データの受信と同期して行い、不定状態がＳＲに供給されないようにする。なお、制御ロジック３０６は、当業者には公知の技術を利用して予め既知の入力テストパターン３１０および既知の不定状態によって設計またはプログラムされることで、適切なときにマスク信号３３６を生成する。例えば、ＭＩＳＲ３０４の場合、Ｎビットのパラレルデータ３２２を受信する代わりに、ＭＩＳＲは既知の状態を受信する（例えば、全ての値がロジック１に設定されたＮビットのパラレルデータ）。ＬＦＳＲ３０２の場合には、シリアルデータ３２４を受信する代わりに、ＬＦＳＲは既知の状態（例えば、ロジック１）を受信する。これら強制された既知の状態は、制御ロジックにより所定の期間継続させられる。ＭＩＳＲ３０４またはＬＦＳＲ３０２を強制的にこれら既知の状態することは、ＯＲゲートまたは当業者には公知な任意の他のデジタルロジック技術を利用することでＳＲへの入力をゲート制御することで達成されてよい。または、ＬＦＳＲ３０２およびＭＩＳＲ３０４は、入力データがＳＲに計測されないようディセーブルにされてもよい。

制御ロジック３０６は、機能テストに利用される従来のＳＲにはないマスキング機能を提供する。このマスキングは、従来の方法で利用されるビット毎のマスキングを利用するのではなく、ビット群をマスキングするのに効果があるとパターンメモリが決定する期間の間、単に既知のデータを強制する、または、ＭＩＳＲ３０４またはＬＦＳＲ３０２をディセーブルにする。こうすることで、格納され且つＬＦＳＲ３０２またはＭＩＳＲ３０４が生成する出力シグネチャに比較される必要のある有効シグネチャの数が減る。

テスト期間の最後に（以下で詳述する）、ＬＦＳＲ３０２およびＭＩＳＲ３０４は、シリアルまたはパラレル形式であってよいＭビットのシグネチャ３２６を生成する。その後シグネチャ３２６は、シグネチャライブラリ３２８に格納されている有効シグネチャ候補一式３３８と比較される。比較は、比較ロジック３３０で行われる。有効シグネチャ候補一式３３８は、ＤＵＴ出力に応じて変わってよい。結果３３２が各比較の最後に生成されて、制御ロジック３０６またはテスタの他の場所にへ転送されてよい。

故に、期待データおよびマスクデータをソースベクトルと共に提供する必要がある従来の方法と比較すると、本発明の実施形態は、ソースベクトル３１０、有効シグネチャ候補のリスト３２８、および格段に小さな比較パターンメモリを介してオンザフライにより適切なときに強制的に既知の状態にする、またはディセーブルすること（特に停止／開始すること）でＬＦＳＲ３０２またはＭＩＳＲ３０４を「プログラムする」、または制御する方法のみを必要とする。

上述のように、制御ロジック３０６は、適切なときに、ＭＩＳＲまたはＬＦＳＲを強制的に既知の状態にすることで、またはＳＲをディセーブルすることで、ＭＩＳＲ３０４またはＬＦＳＲ３０２に入力されるデータをマスキングする。このマスキングは、ＳＲに計測される不定入力データの量を制限すべく、シリアル出力データの受信と同期して行われる。ＭＩＳＲ３０４またはＬＦＳＲ３０２の制御は、シリアル出力データストリームでは不定状態と良好なデータとが予期可能なパターンで発生する傾向にあるという事実に基づいて行われてよい。例えば、図４の簡単な実施形態に示すように、不定データ４００は、良好なデータからなる第２の数の連続ベクトル４０２（例えば６４ベクトル）が後続する、ある数の連続ベクトル（例えば３２ベクトル）において、繰り返しパターンで発生してよい。

図３を再度参照すると、簡単な実施形態（しかし必ずしも最も有効ではなくてよい）においては、ＭＩＳＲ３０４またはＬＦＳＲ３０２は、テスト開始後のある特定の時に、特定の繰り返しパターンを踏襲するように制御されてよい。制御ロジック３０６内のプログラムまたはロジックを利用して制御信号３３６を生成して、ＭＩＳＲ３０４またはＬＦＳＲ３０２をマスキングしたり、マスキング解除したりすることができる。

別の実施形態においては、ＭＩＳＲ３０４またはＬＦＳＲ３０２は、制御ロジック３０６が、文字検出回路３３４を利用してＤＵＴ出力の１つからのシリアル出力データストリーム内で位置合わせ文字（例えば図４の位置合わせ文字「Ｔ」４０４）を検出した後で、特定の繰り返しパターンを踏襲するように制御されてよい。または、制御ロジック３０６は、テスト開始後、位置合わせ文字を検索および検出する前に、数個のベクトルまたはサイクル分、待ってもよい。位置合わせ文字は、ＤＵＴに送られる入力テストパターン内で検出されてもよい。いずれにしても、位置合わせ文字の検出後、制御ロジック３０６内のプログラムまたはロジックは、制御ビット３３６が提供する分解能における良好なデータおよび不定データの繰り返しパターンに則り、ＭＩＳＲ３０４またはＬＦＳＲ３０２の停止／開始を切り替えてよい。例えば、制御ビット３３６が３２ベクトル毎に一度だけトグルされてよく、６４ベクトルの良好なデータの前に位置合わせ文字「Ｔ」があり、且つ、その後に３２ベクトルの不定データがあることが分かっている場合、制御ロジック３０６は、位置合わせ文字「Ｔ」の検出後、最初の３２ベクトル間隔で、適切な数のベクトル分（制御ビットの分解能に制約される）ＭＩＳＲ３０４またはＬＦＳＲ３０２をイネーブルにするよう設定されてよい。図４を再度参照すると、４０４で位置合わせ文字「Ｔ」を検出した後、４０６でＭＩＳＲ３０４またはＬＦＳＲ３０２を開始してよく（これは「Ｔ」位置合わせ文字の検出後最初の３２ベクトル間隔である）、６４ベクトル後の４０８で停止されてよい。この実施形態のプログラミングコードは、サイクル数（ベクトル４５５０００）、位置合わせ文字（例えばＴ）、有効データ長（例えば５０００ベクトル）、および許容可能出力シグネチャのフィールドを備える表を利用してよい。

図３を再度参照すると、制御ロジック３０６内のプログラム制御、ロジックまたは表の代わりに、制御メモリ３４０を利用してＬＦＳＲ３０２またはＭＩＳＲ３０４をプログラミングして、それらを適切なときに開始／停止してよい。制御メモリ３４０は、ＳＲの入力を、ある数のベクトル毎に、または単位間隔（ＵＩ）毎に強制的に既知の状態とする（またはＳＲをイネーブル／ディセーブルする）のに、各ＬＦＳＲ３０２またはＭＩＳＲ３０４に対して単一のビット３３６を提供することのみが必要であってよい。

制御メモリ３４０は良好なデータおよび不定データが繰り返さない場合にも利用されてよい。図３に示すように、制御メモリ３４０はさらに多数の異なる繰り返さない制御パターン３４２を格納してよく、１つのパターンが各ＤＵＴ出力に割り当てられ、各パターンは、各ベクトルサイクルカウントにおいてマスキング用に「Ｎ」を有し、マスキングしない場合用に「Ｙ」を有してよい。パターン３４２の「Ｓ」は、同期イベントが発生する場所（位置合わせ文字を探す場所）を示し、「Ｃ」は、比較アクションをトリガする場所を示す（つまり、シグネチャコードをライブラリのコードと照合する場所）。図３の例においては、４つの制御パターン３４２があり、その各々がＤＵＴ出力に対応しており、各ベクトルサイクルカウントについて、「Ｎ」または「Ｙ」を格納して、各ＤＵＴ出力に関連付けられているＳＲがマスキングされるべきか否かを示す。

図３の例においては、３２ベクトル全てが、分析をイネーブルされるかディセーブルされる。これにより、６４のファクタによる比較に必要なメモリおよび帯域幅が削減され、同時に、プログラム可能性および柔軟性の大部分が維持される。パターンの最後に、ピン毎のシグネチャを読み出し、幾らかの有効シグネチャ候補と比較する。異なる圧縮ファクタによっては、異なる数のベクトル（例えば２５６、１６、１０２４など）について分析がイネーブルされるかディセーブルされてよい。

上述のように、上述の実施形態のいずれにおいても、ソースベクトル３１０の完全なテストパターンがＤＵＴ３１４に入力された後、ＬＦＳＲ３０２またはＭＩＳＲ３０４からの出力シグネチャ３２６は、比較ロジック３３０を利用して、シグネチャメモリ３２８に格納されている有効シグネチャ候補のリストと比較されてよい。ここで、有効シグネチャ候補のリストは、さもなくば許容可能とされてしまう異常パケットの期待シーケンスに相当し、ＬＦＳＲ３０２またはＭＩＳＲ３０４に、異なる許容可能シグネチャを処理させる。データが幾らかの期待不定状態を有する場合、データが異なる符号化方式を利用している場合、もしくは、データが複数の許容可能シーケンス内に異常パケットを含む場合、異なる許容可能シグネチャが生成される場合がある。しかし、本発明におけるＬＦＳＲ３０２およびＭＩＳＲ３０４の制御および、その結果の不定状態のマスキングにより、シグネチャ候補の数が減らされ、同時にシグネチャライブラリ３２８が格納すべき有効シグネチャ候補の数も減らされることを理解されたい。

従来のＡＴＥテストにおいては、ソースベクトル入力ストリームの１以上のパターンセグメントをＤＵＴの異なるパーツまたは機能（例えばビデオインタフェース、音声インタフェース等）に利用することができる。各パターンセグメントは、入力テストパターン全体のうちの別々のセクションであって、連続するパターンセグメントは、さらにテスト間でＡＴＥスイッチとして作成される不定状態により分離されていてもよい。

ＳＲ制御を行わない前のＳＲ ＡＴＥ解決法では、ＳＲを出力データストリーム全体に適用して、テストパターン全体に１つの出力データシグネチャを生成する機能のみを有していた。不定出力状態をマスキングできなかったので、どんな不定出力状態でも、出力データストリームとともにＳＲに供給されてしまい、これにより多数の有効な出力シグネチャが生じていた。さらには、ＳＲは初期化、停止またはディセーブルができなかったので、テストパターン内の全てのパターンセグメントを単一のテストの一部として取り扱う必要があった。単一のテストの長さは、テスト内の不定状態の候補数が多いことを表し、ＳＲからの有効出力シグネチャ候補全てを格納させるのに非常に大きなシグネチャライブラリが必要となることを意味する。

図５は、テストシステムが生成する入力テストパターン５００のタイミング図である。テストパターンは、パターンセグメントからなり、ここで各パターンセグメントは、ＤＵＴの１つの特定のパーツまたは機能をテストする機能を有する。入力テストパターン５００はさらに、パターンセグメント間に不定状態を含んでよい。図５はさらに、ＤＵＴから受信したシリアル出力データ５０２を示す。シリアル出力データ５０２は出力データセグメントからなり、ここで各出力データセグメントは、入力テストパターン５００の１パターンセグメントに対応する。シリアル出力データ５０２はさらに、出力データセグメント間に、あるいはさらに出力データセグメント内に、不定状態を含んでよい。

本発明の実施形態は、ＳＲ出力シグネチャの利用により、入力テストパターン５００全体ではなくて個々のパターンセグメントをテストさせる。上述のＳＲ制御により、テストシステムは、不定状態をマスキングでき、個々のパターンセグメントをテストできるようになる。例えば、ビデオインタフェースパターンセグメント５０４を利用してビデオインタフェースをテストするときには、ビデオインタフェースパターンセグメント５０４をＤＵＴに適用し始めてから、位置合わせ文字５０８がシリアル出力データ５０２内で検出された後に、ＳＲが５０６で初期化されてよい。ビデオインタフェースパターンセグメント５０４に対応する出力データセグメント５１０が受信されると、ＳＲは、上述の実施形態いずれかを利用して、出力データセグメント間の（参照番号５１２を参照）、またさらには出力データセグメント内における任意の期待不定状態をマスキングするよう制御される。出力データセグメント５１０が完全受信された後、ＳＲは、そのパターンセグメント用の有効シグネチャ候補一式と比較されるパターンセグメント出力シグネチャを５１６で生成する。ＳＲはここでも、５１８における次の有効なパターンセグメント受信まで、初期化およびマスキング、またはディセーブルされてよい。次のパターンセグメントが終了すると（５１８）、ＳＲは、そのパターンセグメント用の有効シグネチャ候補の別の一式と比較される別のパターンセグメント出力シグネチャを生成する（５２０）。パターンセグメント法で利用されるシグネチャ分析法により、本発明の実施形態においては、ＡＴＥが、ＤＵＴのどのパーツまたは機能が適切に動作したか、およびどのパーツまたは機能が適切に動作しなかったかを判断することができる。

本発明の実施形態が可能とする個々のパターンセグメントのテストにより、さらに、未確認シグネチャが検出された場合（つまり、特定のパターンセグメントについてＳＲの出力シグネチャがそのパターンセグメントの有効シグネチャ候補のいずれとも一致しない場合）、テスト全体を停止することができるようになる。これにより、特定のパターンセグメントにおける失敗を隔離することができるので、ＤＵＴまたはテスト自身をデバッグするのに有用となりえ、不良デバイスをテストする際のテスト時間を短縮することができる。例えば、図５の５１６でパターンセグメント出力シグネチャが、ビデオインタフェースパターンセグメント５０４の有効パターンセグメント出力シグネチャ候補のいずれとも一致しなかった場合、その時点でテストを停止して、ビデオインタフェーステストにおける失敗を隔離することができる。

本発明の別の実施形態においては、定期間隔で（例えば、１０２４ベクトルまたはサイクル毎に）、テストパターン全体または１つのパターンセグメントに対応するシリアル出力データ内において、ＳＲの出力シグネチャを、その時点で期待されうる有効シグネチャ候補のリストと比較する。これら定期的比較は、全テストパターンまたは１パターンセグメントがまだＤＵＴに入力されていない場合にも行われる。比較が有効である限り、テストは継続される。しかし、比較が失敗すると、テストが停止する。これにより、設計の動作確認に役立ち、より具体的には、エラーの特定に役立つ、というのもエラーを初期に特定することができ、エラーが発生するテストサイクルを１範囲に限ることができるからである。例えば、図５で生成された出力データセグメント５１０内の様々な点５２２で生成された出力シグネチャの定期的比較により、ビデオインタフェースパターンセグメント５０４内のビデオインタフェーステストのどこが不良なのかを判断することができる。

本発明の実施形態においても１つ限定があるとすると、それは、許容可能ＳＲシグネチャの数を、ＳＲが生成する出力シグネチャと比較せねばならないことである。図３に示すように、これら多数の許容可能シグネチャの影響を最小限に抑える一方法は、幾らかの期待ＳＲコードメモリ（別称「シグネチャライブラリ」）に格納するのではなくて、許容可能シグネチャの１つを生成する同じソースベクトル３１０の最後に大容量ソースパターンメモリ３１２（入力テストパターンを格納するのに利用するメモリ）内のシグネチャライブラリ３２８に格納することである。許容可能シグネチャ３２８をソースメモリ３１２に、入力パターンまたはデータストリーム３１０とともに格納することで、それら間の直接の相関を保存することができ、且つ、それらを格納する論理的な場所である。さらにこれにより、制御ロジック３０６は、テスト中に２つの間をより簡単にリンクさせることができる。

まとめると、本発明の実施形態による新たな方法においては、従来のベクトル制御を利用してシリアル出力毎にＳＲをマスキングするのにＡＴＥパターン制御が利用される。これにより、大容量のＡＴＥパターン比較メモリおよび帯域幅が必要であるという課題が克服されるので、大幅なコスト削減につながる。さらに、この方法は、ハードウェア複雑性を低減しつつ、より高いデータレートに対応する。ＳＲがプログラム可能であることにより、本発明の実施形態では、全ての種類の機能データをテストすることができるようになり、従来のベクトルを置き換えることができる。ＳＲシグネチャ利用により、パターンダウンロードについての問題は低減される、および／または解消される。さらには、多数の有効シグネチャ候補を提供することで、本発明の実施形態ではさらに、ＨＳＳ出力の振る舞いが不定であるという課題も解消される。短いベクトルセグメントに対してシグネチャを利用することで、本発明の実施形態は、適切な技術および価格制限の範囲内において、性能レベルを容易に最適化することができる。短いベクトルセグメントに対してＳＲベースのシグネチャ分析をディセーブルする機能を利用することで、本発明の実施形態では、パターンの適切な箇所をマスキングまたは無視することができるようになる。短いパターンセグメントに対してシグネチャを利用することにより、本解決法は、不良位置を特定する合理的な機能を依然として保持することができる。

添付図面を参照しながら本発明をその実施形態との関連において完全に記載してきたが、当業者には様々な変更および変形が明らかであることに注意を喚起したい。このような変更および変形は、以下の請求項が定義する本発明の範囲内にあることを理解されたい。

Claims (37)

1. 被試験装置（ＤＵＴ）をテストする装置であって、
   １以上のシグネチャレジスタ（ＳＲ）を備え、
   各ＳＲは、前記ＤＵＴから１つのシリアル出力を受け取り、前記シリアル出力について１以上の有効出力シグネチャ候補との比較用の１つの出力シグネチャを生成し、
   前記１以上のＳＲは、前記シリアル出力上の受け取られた不定データをオンザフライによりマスキングして、対応するシリアル出力についての有効出力シグネチャ候補の数を低減するよう制御可能である、装置。
2. 前記１以上のＳＲに連結され、前記１以上のＳＲによる不定データの前記マスキングを制御する制御マスク信号を生成する制御ロジックをさらに備える、請求項１に記載の装置。
3. 前記制御ロジックは、マスキングあり／マスキングなしの繰り返しパターンにより、前記制御マスク信号を生成する、請求項２に記載の装置。
4. 前記制御ロジックは、位置合わせ文字の検出後の前記マスキングあり／マスキングなしの繰り返しパターンにより、前記制御マスク信号を生成する、請求項３に記載の装置。
5. 前記制御ロジックに連結され、前記制御マスク信号を格納および生成する制御メモリをさらに備える、請求項２に記載の装置。
6. 前記制御ロジックに連結され、前記ＤＵＴに送られる入力テストパターンを含むソースパターンメモリをさらに備え、
   少なくとも１つの入力テストパターンは、前記ＤＵＴの異なるパーツまたは機能をテストする１以上のパターンセグメントから形成され、
   少なくとも１つのＳＲは、前記１以上のパターンセグメントに対応する１以上の出力データセグメントを受け取り、前記１以上のパターンセグメントに対応する１以上のパターンセグメント出力シグネチャを生成する、請求項２に記載の装置。
7. 前記１以上のＳＲに連結され、前記１以上のＳＲからの前記パターンセグメント出力シグネチャを、１以上の有効パターンセグメント出力シグネチャ候補と比較する比較ロジックをさらに備える、請求項６に記載の装置。
8. 前記比較ロジックは前記制御ロジックに連結され、前記制御ロジックにエラーが検出されるとすぐに前記ＤＵＴの前記テストを停止する、請求項６に記載の装置。
9. 少なくとも１つのＳＲは、入力テストパターンに対応するシリアル出力データを受け取り、定期間隔で前記シリアル出力データを、格納されている出力シグネチャと比較する、請求項６に記載の装置。
10. 前記１以上のＳＲは、前記ＳＲが制御マスク信号を受け取った場合前記ＳＲに既知の状態を強制する入力ゲートをさらに有する、請求項１に記載の装置。
11. 前記１以上のＳＲは、前記ＳＲが制御マスク信号を受け取った場合前記ＳＲをディセーブルするディセーブル入力をさらに有する、請求項１に記載の装置。
12. 前記１以上のＳＲは、前記ＤＵＴから受け取った前記シリアル出力と同期して不定データをマスキングするよう制御可能である、請求項１に記載の装置。
13. 前記１以上のＳＲに連結され、前記ＤＵＴからの前記シリアル出力の１以上をパラレルデータに変換する１以上のデシリアライザをさらに備える、請求項１に記載の装置。
14. 前記１以上のＳＲに連結され、前記１以上のＳＲからの前記出力シグネチャを、前記１以上の有効出力シグネチャ候補と比較する比較ロジックをさらに備える、請求項１に記載の装置。
15. 前記比較ロジックに連結され、前記１以上の有効出力シグネチャ候補を格納するシグネチャライブラリをさらに備える、請求項１４に記載の装置。
16. 前記シグネチャライブラリはソースパターンメモリに格納される、請求項１５に記載の装置。
17. 前記装置はテストサイトの一部を形成し、前記テストサイトに、前記シリアル出力をテストさせつつ、格納する必要がある有効出力シグネチャ候補の数を低減させる、請求項１に記載の装置。
18. 前記テストサイトはテストシステムの一部を形成し、前記テストシステムに、前記シリアル出力をテストさせつつ、前記格納する必要がある有効出力シグネチャ候補の数を低減させる、請求項１７に記載の装置。
19. 被試験装置（ＤＵＴ）をテストする方法であって、
    前記ＤＵＴからの１以上のシリアル出力を、それぞれ別個のシグネチャレジスタ（ＳＲ）で受け取る段階と、
    前記ＳＲを制御して、前記１以上のシリアル出力上の受け取られた不定データをマスキングして、各シリアル出力についての有効出力シグネチャ候補の数を低減する段階と、
    各シリアル出力について前記１以上の有効出力シグネチャ候補との比較用の１つの出力シグネチャを前記ＳＲで生成する段階と、を備える、方法。
20. 前記ＳＲによる不定データの前記マスキングを制御する制御マスク信号を生成する段階をさらに備える、請求項１９に記載の方法。
21. マスキングあり／マスキングなしの繰り返しパターンにより、前記制御マスク信号を生成する段階をさらに備える、請求項２０に記載の方法。
22. 位置合わせ文字の検出後の前記マスキングあり／マスキングなしの繰り返しパターンにより、前記制御マスク信号を生成する段階をさらに備える、請求項２１に記載の方法。
23. 前記制御マスク信号を格納／生成する制御メモリを利用する段階をさらに備える、請求項２０に記載の方法。
24. 少なくとも１つの入力テストパターンが前記ＤＵＴの異なるパーツまたは機能をテストする１以上のパターンセグメントから形成され、前記ＤＵＴに送られる入力テストパターンをソースパターンメモリに格納する段階と、
    前記１以上のパターンセグメントに対応する１以上の出力データセグメントを少なくとも１つのＳＲ内で受け取り、前記１以上のパターンセグメントに対応する１以上のパターンセグメント出力シグネチャを生成する段階と、をさらに備える、請求項２０に記載の方法。
25. 前記１以上のＳＲからの前記パターンセグメント出力シグネチャを、１以上の有効パターンセグメント出力シグネチャ候補と比較する段階をさらに備える、請求項２４に記載の方法。
26. エラーが検出されるとすぐに前記ＤＵＴの前記テストを停止する段階をさらに備える、請求項２４に記載の方法。
27. 入力テストパターンに対応するシリアル出力データを少なくとも１つのＳＲ内で受け取り、定期間隔で前記シリアル出力データを、格納されている出力シグネチャと比較する段階をさらに備える、請求項２４に記載の方法。
28. 前記ＳＲが制御マスク信号を受け取った場合前記ＳＲに既知の状態を強制する段階をさらに備える、請求項１９に記載の方法。
29. 前記ＳＲが制御マスク信号を受け取った場合前記ＳＲをディセーブルする段階をさらに備える、請求項１９に記載の方法。
30. 前記ＤＵＴから受け取った前記シリアル出力と同期して不定データをマスキングするよう前記１以上のＳＲを制御する段階をさらに備える、請求項１９に記載の方法。
31. 前記ＤＵＴからの前記シリアル出力の１以上をパラレルデータに変換する段階をさらに備える、請求項１９に記載の方法。
32. 前記１以上のＳＲからの前記出力シグネチャを、前記１以上の有効出力シグネチャ候補と比較する段階をさらに備える、請求項１９に記載の方法。
33. 前記１以上の有効出力シグネチャ候補をシグネチャライブラリに格納する段階をさらに備える、請求項３２に記載の方法。
34. 前記シグネチャライブラリをソースパターンメモリに格納する段階をさらに備える、請求項３３に記載の方法。
35. テストサイト内に実装され、前記テストサイトに、前記シリアル出力をテストさせつつ、格納する必要がある有効出力シグネチャ候補の数を低減させる、請求項１９に記載の方法。
36. 前記テストサイトをテストシステム内で利用して、前記テストシステムに、前記シリアル出力をテストさせつつ、前記格納する必要がある有効出力シグネチャ候補の数を低減させる段階をさらに備える、請求項３５に記載の方法。
37. 被試験装置（ＤＵＴ）をテストする装置であって、
    前記ＤＵＴからの１以上のシリアル出力を、それぞれ別個のシグネチャレジスタ（ＳＲ）で受け取る手段と、
    前記ＳＲを制御して、前記１以上のシリアル出力上の受け取られた不定データをマスキングして、各シリアル出力についての有効出力シグネチャ候補の数を低減する手段と、
    各シリアル出力について前記１以上の有効出力シグネチャ候補との比較用の１つの出力シグネチャを前記ＳＲで生成する手段と、を備える、装置。

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