JP2007234009A5

JP2007234009A5 -

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Publication number: JP2007234009A5
Application number: JP2007037099A
Authority: JP
Filing date: 2007-01-19
Publication date: 2010-03-04
Anticipated expiration: 2027-01-19

Claims

到着直列化及び符号化済みデータを符号化済みデータパケットに非直列化するように構成された並列化機構と、
前記データパケットが無効であるか否かを判断するように構成されたコードブックと、
前記データパケットが無効であって、該データパケットを符号化するのに用いられる符号化手法の仕様に反しているかを検査するように構成された仕様論理と、
作動時に、前記符号化済みデータパケットが無効である場合に伝送エラーを登録するためのデータパケットエラー論理と、
を含むことを特徴とする受信機。
作動時に、仕様論理が、前記データパケットの静的特性及び該データパケットを含むデータのストリームの動的特性を用いて無効性に関して該データパケットを検査することを特徴とする請求項１に記載の受信機。
前記到着データは、１０ビットコードワードのストリームであり、
作動時に、前記仕様論理は、１と０の個数が前記１０ビットコードワードストリーム内で均衡しているか否かを判断する、
ことを特徴とする請求項１に記載の受信機。
前記データパケットが無効である場合に増分されるビット誤り率カウンタと、
作動時に前記データパケットが無効の場合にエラーを登録する多重入力署名レジスタ（ＭＩＳＲ）と、
前記データパケットが無効である場合に内部レジスタを調べるためにクロックを停止する試験クロック制御構造と、
自己同期するように構成された多重入力署名レジスタ（ＭＩＳＲ）とを更に含み、
作動時に、前記ＭＩＳＲは、使用する符号化手法から独立していることを特徴とする請求項１に記載の受信機。
前記仕様論理は、４つの状態を有する有限状態機械（ＦＳＭ）を含み、
作動時に、前記ＦＳＭは、前記データパケットが一部を成すデータストリームを追跡するようになっており、
前記ＦＳＭは、前記データストリームから開始点を抽出することによって自己同期するようになっており、
さらに、作動時に、前記ＦＳＭは、ビット誤り率（ＢＥＲ）の連続測定を中断なしに実施することができるようにエラーから回復するように構成されていることを特徴とする請求項１に記載の受信機。
前記仕様論理は、複数の有限状態機械（ＦＳＭ）を含み、
作動時に、第１のＦＳＭは、前記符号化済みデータパケットを含むデータストリームのＤＣ均衡を追跡し、第２のＦＳＭは、該データストリームの移動不均衡（ＲＤ）値を追跡する、
ことを特徴とする請求項１に記載の受信機。
前記仕様論理は、
エラー検出回路、
を含み、
前記エラー検出回路は、
データストリーム内の符号化済みデータパケットのＤＣ値を判断するように構成された同時コードチェッカー（Ｃ３）と、
前記データストリームの状態を追跡するように構成された有限状態機械（ＦＳＭ）と、
を含み、
作動時に、前記Ｃ３の論理は、前記ＦＳＭに前記符号化済みデータパケットの前記ＤＣ値を送信し、該ＦＳＭは、該ＤＣ値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
ことを特徴とする請求項１に記載の受信機。
データの保全性を検証する方法であって、
到着直列化及び符号化済みデータパケットを受信する段階と、
前記到着直列化及び符号化済みデータパケットを非直列化する段階と、
データパケットの有効性を検査する段階と、
前記符号化済みデータパケットの試験応答値を導出する段階と、
前記試験応答値が有効又は無効試験応答値であるかを判断する段階と、
前記試験応答値が無効であった場合に、前記到着非直列化及び符号化済みデータパケットに失敗のフラグを立てる段階と、
を含むことを特徴とする方法。
前記試験応答値は、直流（ＤＣ）値、移動不均衡（ＲＤ）値、又は該ＤＣ及びＲＤ値の両方の組合せを含むことを特徴とする請求項８に記載の方法。
前記到着データパケットは、ＤＣ均衡したクロック埋め込み符号化手法を用いて符号化された１０ビットコードワードであり、
非直列化及び符号化済みデータパケットの前記ＤＣ値の判断が、前記１０ビットコードワード内の１及び０の比率を伴っており、
前記試験応答値が無効であるか否かを前記判断する段階は、前記符号化済みデータパケットを含むデータストリームのＲＤ値をモデル化する有限状態機械を用いるようになっており、
前記データパケットに失敗のフラグが立てられた場合にビット誤り率カウンタを増分する段階と、
多重入力署名レジスタ（ＭＩＳＲ）を用いてエラーを登録する段階と、
前記データパケットに失敗のフラグが立てられた場合にクロックを停止する段階と、
前記エラーがどこで発生したかを判断するために内部レジスタを調べる段階と、
を更に含むことを特徴とする請求項８に記載の方法。
データストリーム内の符号化済みデータパケットのＤＣ値を判断するように構成された同時コードチェッカー（Ｃ３）論理と、
前記データストリームの状態を追跡するように構成された有限状態機械（ＦＳＭ）と、
を含み、
作動時に、前記Ｃ３論理は、前記ＦＳＭに前記符号化済みデータパケットの前記ＤＣ値を送信し、該ＦＳＭは、該ＤＣ値を用いて前記データストリームの現在の状態が与えられた上でエラーが発生したかを判断する、
ことを特徴とするエラー検出回路。
前記ＦＳＭは、前記データストリームのＤＣ状態及び前記データストリームの移動不均衡（ＲＤ）状態の少なくともいずれか１つを追跡してエラーが発生したかを判断することを特徴とする請求項１１に記載のエラー検出回路。
前記Ｃ３論理は、加算器及びＤＣマッパー、コードエラーチェッカー（ＣＥＣ）及びＤＣ計算器を含み、
前記ＣＥＣは、前記データパケットが該データパケットを符号化する際の符号化手法に対して有効なコードワードであるかを判断するように構成されており、
前記ＤＣ計算器は、前記符号化済みデータパケットの前記ＤＣ値に対応する信号をアサートするように構成され、
作動時に、前記アサート信号は、エラーが発生したことを判断するために前記ＦＳＭによって用いられる、ことを特徴とする請求項１１に記載のエラー検出回路。
前記Ｃ３論理は、コードエラーチェッカー（ＣＥＣ）、ＲＤ型回路、及びＤＣ回路を含み、
前記ＲＤ型回路は、前記符号化済みパケットのＲＤ型から導出された信号をアサートするように構成され、前記ＤＣ回路は、該パケットにＤＣ値を割り当てるように構成され、マッピング回路が、該割り当てたＤＣ値をマップ信号としてアサートするように構成されており、
作動時に、前記ＲＤ型信号及び前記マップ信号は、エラーが発生したか否かを判断するために前記ＦＳＭによって用いられる、
ことを特徴とする請求項１１に記載のエラー検出回路。
システム内でデータストリームを用いて同時コードチェッカー（Ｃ３）の機能を試験する方法であって、
同時コードチェッカー（Ｃ３）論理内の少なくとも１つのレジスタをプログラムしてシステムを試験モードに設定する段階と、
コードワードをモニタし、検出した有効コードワードの個数を判断する段階と、
所定数の有効コードワードを検出した場合には、コード区切り文字検出器（ＣＤＤ）内の試験制御回路が、移動不均衡有限状態機械（ＲＤＦＳＭ）を使用可能にしてデータストリームの有効性を検査する段階と、
前記「ＲＤＦＳＭ」が使用可能にされた時に、該「ＲＤＦＳＭ」を用いて前記データストリームをモニタし、該データストリームに対して適正に同期化する段階と、
同期後に、前記Ｃ３が、試験仕様を完了まで継続的に追跡する段階と、
試験が完了した時に、前記Ｃ３論理を使用不可にする段階と、
を含むことを特徴とする方法。
前記システムを試験モードに前記設定する段階は、該システムをオンライン試験モードに設定する段階を含み、
前記オンライン試験モードは、
前記コード区切り文字検出器（ＣＤＤ）内の有効コードワード（ｖａｌＣＷ）を使用可能にして、データストリームの開始を同期化する段階と、
利用可能な試験仕様から試験仕様を選択するために、ＣＥＣ及びＤＣ／ＲＤ制御信号（ＤＣ又はＲＤ仕様検査）を使用可能にするようにコードエラーチェッカー制御信号（ＣＥＣ＿ｅｎ）を設定する段階と、
を更に含み、
前記利用可能な試験仕様は、ＤＣ仕様、ＲＤ仕様、及び該ＤＣ及びＲＤ仕様の組合せを含むことを特徴とする請求項１５に記載の方法。
最初に通常のシステム作動を開始する段階、及び次に該システムをオンライン試験モードに設定する段階を含み、
前記システムが作動中に、前記Ｃ３論理内の「ＩＣ間」バス（Ｉ２Ｃ）レジスタをプログラムして該システムをオンライン試験モードに設定する段階を更に含むことを特徴とする請求項１５に記載の試験する方法。
前記Ｃ３を前記使用不可にする段階は、前記試験制御ユニットを使用不可にすることによって、または前記Ｉ２Ｃを通じて使用不可信号をプログラムすることによって達成され、
同期後に前記試験仕様を完了まで前記継続的に追跡する段階は、エラーに遭遇した場合に「ビット誤り率（ＢＥＲ）」カウンタを増分する段階と、
前記ＢＥＲカウンタの内容又は計数を観測して、現場でのチャンネル品質の指示としてエラーの個数を判断する段階とを含み、
前記試験仕様は、ＤＣ試験仕様、ＲＤ試験仕様、及びこれらの組合せを含む試験仕様の組から選択されることを特徴とする請求項１５に記載の方法。
ハードウエア装置内で同時コードチェッカーを実施するのに必要な論理素子の個数及び半導体面積を低減するために同時コードチェッカー論理回路を最適化する方法であって、
コードワードエラーチェッカーの既存の無効出力信号及び／又はコードワード型に基づいて無指定論理レベル入力条件を表す真理値表入力を識別する段階と、
前記真理値表入力に対応する合成される出力機能を表す真理値表出力を識別する段階と、
前記識別された無指定真理値表入力及び前記識別された真理値表出力を有する真理値表を用いて同時コードチェッカー論理回路のための設計を行う段階と、
を含むことを特徴とする方法。
前記真理値表は、１０ビットコードワードに適用されるようになっており、
前記真理値表内の前記無指定は、同時コードチェッカーのＤＣ出力機能、ＲＤＴ出力機能、又はＤＣ出力機能とＲＤＴ出力機能の組合せに対する無指定であり、
前記無指定入力を識別しない設計に比較して少なくとも７０パーセントだけ指定入力の個数を低減することを特徴とする請求項１９に記載の方法。
少なくとも１つの試験仕様を含むコードチェッカーと、
直列データパケットを含む直列化され、符号化されたデータ送信を受信し、非直列化するように構成され、前記コードチェッカーに前記非直列化されたデータパケットと通信するように構成された並列化機構と、
受信機が通常機能モードで動作するシステムで使用されるとき、前記コードチェッカーが前記符号化され、非直列化されたデータパケットを受信し、ビット誤り率（ＢＥＲ）を測定することによって有効性又は無効性をチェックするように構成されており、
前記コードチェッカーが、作動中、
前記データパケットが一部であるデータストリームを追跡し、該データストリームから開始点を抽出することによって自己同期を図り、エラーから回復し、ビット誤り率（ＢＥＲ）の連続的な測定を中断なく実行できるように構成された有限状態機械（ＦＳＭ）を備えていることを特徴とする受信機。
更にコードブックを含み、
符号化されたデータパケットが誤りチェックされ、一方で誤り関数または前記コードブックに関連して少なくとも１つの試験パターン仕様を用いて符号化される前記データパケットが無効であるか否かを判断するように構成されており、
更に、受信した符号化データパケットを復号するように構成された復号機を含み、
前記少なくとも１つの試験パターン仕様が少なくとも１つのＤＣ仕様を含み、前記誤りチェックが、前記データパケットが符号化されている間に実行されることを特徴とする請求項２１に記載の受信機。