JP3994981B2

JP3994981B2 - エラー測定装置

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Publication number: JP3994981B2
Application number: JP2004099808A
Authority: JP
Inventors: 俊夫棚橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-03-30
Filing date: 2004-03-30
Publication date: 2007-10-24
Anticipated expiration: 2024-03-30
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Description

本発明は、複数の集積回路間に配置された伝送路に対して伝送エラーの状況を測定するエラー測定装置に係わり、特にパラレル信号をシリアル信号に変換して伝送路を伝送させるシリアル伝送回路に対して測定を行うエラー測定装置に関する。

ＬＳＩ（Large Scale Integrated Circuits：大規模集積回路）内部の処理の高速化が急速に進んでいる。この一方で、複数のＬＳＩ同士を接続するための入出力回路の処理はそれほど高速化されていない。このため、ＬＳＩ内部の並列（パラレル）信号をそのまま他のＬＳＩに伝送して、伝送路を増やすことでＬＳＩの高速化に対応させようとすると、双方のＬＳＩで入出力用の端子が不足するといった事態が発生するおそれがある。

そこで、パラレル信号をそのままパラレルに伝送する代わりに、パラレル信号をシリアル信号に変換し、また必要に応じてシリアル信号も複数の系統とすることで、全体としては比較的少ない入出力端子を用いて、より高速な伝送を可能にすることが提案されている。ここで、シリアル信号の伝送については、伝送する信号のレベルはエラーの発生率としてのエラーレートと関係がある。そこで、シリアル信号を送出する際に、はじめにデータ送出レベルを調整することが第１の提案として提案されている（たとえば特許文献１参照）。

この第１の提案では、シリアル信号の送出時にその送出レベルを調整し、伝送路が長いような場合にもインピーダンスによる影響を軽減するようにしている。この第１の提案では、この調整によってシリアル信号のビット誤り率を改善できないような場合に、シリアルでデータを転送する際のクロック周波数を調整するようにしている。

パラレル信号を伝送する際に、適正なビットレートに設定するためのエラーレートの測定を行う回路の提案もある（たとえば特許文献２参照）。この第２の提案の例では、その実現性から５１．８４Ｍｂ／ｓ（メガビット／秒）の信号を変復調器（モデム）の入力側または出力側でシリアルパラレル変換あるいはパラレルシリアル変換を行って、クロックの周波数を落として情報を伝送する。また、伝送路の状況に応じて信号の送出レベルや伝送周波数を変更できるようにエラーレートの測定を行っている。

ところで、シリアル伝送回路を使用してデータを伝送する場合には、データの送受信のタイミングの制約が厳しいという問題がある。そこで、このようなタイミング制御にまで介入して回路設計を行う手間を省くために、シリアル伝送を行う回路部分や回路配置をシリアル伝送用のマクロ回路あるいはマクロブロック（以下、シリアル伝送マクロブロックと称する。）として把握し、これらを既知の部品として使用することが多い。そして、シリアル伝送マクロブロックを使用した回路装置がシリアル伝送で許容されるエラーレート以下となるかどうかを、先の第２の提案のようにエラーレートの測定あるいはエラーの発生状況によって確認するといった手法が一般に採用されている。
特開平２００２−２２３２０４号公報（第０００６段落、図１）特開平５−３３６０７８号公報（第０００４段落）

ＬＳＩあるいは一般的には集積回路同士で信号伝送を行う場合、そのための伝送周波数は双方の集積回路で使用する所定の周波数に固定されるのが通常である。そこで、伝送周波数を所定の周波数に固定したときに、実際に使用する集積回路同士で許容されるエラーレート以内の信号伝送が可能であるかどうかを判別する必要が生じる。すなわち、実際に複数の集積回路をプリント基板に実装する場合を考えてみると、他の部品を迂回する必要性等によって集積回路同士を結ぶ伝送路の長さが、シリアル伝送マクロブロックの仕様で示された許容値の限界まで長くなることがある。このような場合には、そのシリアル伝送マクロブロックが許容されるエラーレートに収まっているかどうかは、エラー測定装置でエラーレートを実際に測定して確認するしかない。また、集積回路の特性の良、不良を判断するためにも、実際の回路装置をエラー測定装置で測定することが必要とされる。

このような必要性から集積回路同士を伝送路で接続した実際の回路装置でエラーレートを測定するとした場合、集積回路にその測定のための専用の端子をエラーを測定する部位ごとに設けることは一般に困難とされる。集積回路間の伝送路をシリアル伝送にしたのも、これらの集積回路を接続する伝送路のための端子の総数をできるだけ減少させるためである。したがって、特に大規模集積回路のような集積回路で複数の箇所でエラーの状態あるいはエラーレートを測定するために専用の端子を多数設けることは困難である。

そこで本発明の目的は、２つの集積回路間に配置された伝送路でシリアル伝送を行うとき、これらの集積回路に最小限の端子を割り当てて、シリアル伝送時のエラーの状況を測定できるようにしたエラー測定装置に関する。

請求項１記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた第１の集積回路と、（ロ）所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される前記した伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、前記した所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを同期切替信号出力手段によって同期切替信号が出力を開始した時点から伝送エラークロック信号を選択し、伝送エラークロック信号の到来に同期して加算すると共に前記したエラーの次の到来までこれを保持し、同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記した所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた第２の集積回路とをエラー測定装置に具備させる

すなわち請求項１記載の発明では、エラー測定装置は、間にエラーの測定の対象となる所定の伝送路を配置したＬＳＩ等の第１の集積回路と第２の集積回路とにより構成されている。第１の集積回路には、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段が備えられているが、エラーの測定を行わない通常時には、パラレルデータ出力手段が出力するパラレルデータがパラレルシリアル変換手段に供給されるようになっている。また、エラーの測定を行うテスト時には、テストデータ出力手段が出力するこのパラレルデータと同一ビット構成のテストデータがパラレルシリアル変換手段に供給されるようになっている。パラレルシリアル変換手段の変換後のシリアルデータは、前記した所定の伝送路に送出される。一方、第２の集積回路には、この所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段が備えられている。エラー検出手段は、この変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出し、シフト機能付カウンタ手段は、このエラー検出手段の検出したエラーを同期切替信号出力手段によって同期切替信号が出力を開始した時点から伝送エラークロック信号を選択し、伝送エラークロック信号の到来に同期して加算すると共に前記したエラーの次の到来までこれを保持し、同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記した所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するようになっている。これにより、２つの集積回路間に配置された伝送路でシリアル伝送が行われるときのエラーを集積回路の内部で検出することができる。また、この検出されたエラーは集積回路からシリアルに出力されるため、第２の集積回路の端子の増加を最小限に抑えた状態でエラーの状況の測定を行うことができる。

請求項２記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、（ロ）これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路が、シリアルデータを送出する前記した所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記したテスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段とを備えた複数の第２の集積回路と、（ハ）所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、これら複数の第２の集積回路に設けられたエラー検出手段の検出したエラーを同期切替信号出力手段によって同期切替信号が出力を開始した時点から前記した伝送エラークロック信号を選択し、前記した伝送エラークロック信号の到来に同期して加算すると共に前記したエラーの次の到来までこれを保持し、同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記した所定の読出信号が開始したとき前記した加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた第３の集積回路とをエラー測定装置に具備させる。

すなわち請求項２記載の発明では、複数の第１の集積回路と、それぞれに対応した複数の第２の集積回路が設けられており、これらの間に配置された複数の伝送路についてエラーの測定を行う。第３の集積回路は、これら複数の第２の集積回路のそれぞれに設けられたエラー検出手段で検出されたエラーを同期切替信号出力手段によって同期切替信号が出力を開始した時点から伝送エラークロック信号を選択し、前記した伝送エラークロック信号の到来に同期して加算すると共に前記したエラーの次の到来までこれを保持するシフト機能付カウンタ手段を備えており、シフト機能付カウンタ手段は、同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記した所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力することができる。

請求項３記載の発明では、（イ）任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記したパラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、テスト時にテストデータ出力手段の出力するパラレルデータを選択し、それ以外はパラレルデータ出力手段の出力するパラレルデータを選択してパラレルシリアル変換手段に供給するパラレルデータ選択手段と、パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、（ロ）これら複数の第１の集積回路のそれぞれに対応して設けられ、所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される前記した伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、自回路に対応する第１の集積回路が、シリアルデータを送出する前記した所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記したテスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータをテストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記したシリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを同期切替信号出力手段によって同期切替信号が出力を開始した時点から前記した伝送エラークロック信号を選択し、前記した伝送エラークロック信号の到来に同期して加算すると共に前記したエラーの次の到来までこれを保持し、同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し、前記した所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた複数の第２の集積回路と、（ハ）これら第２の集積回路のシフト機能付カウンタ手段をシリアルに連結し、同期切替信号が出力を終了した時点から加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するエラーシリアル出力シフト機能付カウンタ手段とをエラー測定装置に具備させる。

すなわち請求項３記載の発明は、複数の第１の集積回路と、それぞれに対応した複数の第２の集積回路が設けられており、これらの間に配置された複数の伝送路についてエラーの測定を行う。エラーシリアル出力シフト機能付カウンタは、これら第２の集積回路のシフト機能付カウンタ手段をシリアルに連結し、同期切替信号が出力を終了した時点から加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力する。すなわち、それぞれの伝送路で検出された伝送エラー発生量がわかる状態で、複数の伝送路についての伝送エラー発生量をまとめてシリアルに出力することができる。

請求項４記載の発明では、請求項１〜請求項３いずれかに記載のエラー測定装置で、第１の集積回路および第２の集積回路は同一基板上に配置され、この基板上には、テスト時にテスト時であることをパラレルデータ選択手段およびエラー検出手段に伝達する伝達手段が更に配置されていることを特徴としている。

すなわち請求項４記載の発明は、第１の集積回路と第２の集積回路およびエラーの測定を制御するためのテスト処理回路が同一基板上に配置されている。このテスト処理回路では、テスト時であることをパラレルデータ選択手段およびエラー検出手段に伝達するようになっている。

以上説明したように、本発明のエラー測定装置によれば、２つの集積回路間に配置された伝送路でシリアル伝送が行われるときのエラーを集積回路の内部で検出することができる。また、この検出されたエラーは集積回路からシリアルに出力されるため、第２の集積回路の端子の増加を最小限に抑えた状態でエラーの状況の測定を行うことができる。

以下実施例につき本発明を詳細に説明する。

図１は、本発明の一実施例によるエラー測定装置の構成を示したものである。エラー測定装置２０１には、データを送信する側の装置としての送信側ＬＳＩ２０２と、データを受信する側の装置としての受信側ＬＳＩ２０３と、送信側ＬＳＩ２０２から送出されるデータを受信側ＬＳＩ２０３まで伝送する伝送路２０４が備えられている。更に、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３とを接続する形で、この伝送路２０４を伝送されるデータのエラーレートの測定を行うためのエラーレート測定器２０５が配置されている。

送信側ＬＳＩ２０２には、各種演算処理を行うための送信側論理回路２０６と、データの送信処理を行うための送信回路部２０７が設けられている。受信側ＬＳＩ２０３には、各種演算処理を行うための受信側論理回路２０８と、データの受信処理を行うための受信回路部２０９および高速の周波数発振器であるＰＬＬ（Phase Lock Loop）回路２１１が設けられている。送信回路部２０７と受信回路部２０９および伝送路２０４は、送信側論理回路２０６から受信側論理回路２０８へと通常のデータを伝送するシリアル伝送回路２１０である。送信回路部２０７と受信回路部２０９は、更に伝送路２０４のエラーレートを測定できるようになっている。エラーレート測定器２０５には、これらの送信回路部２０７と受信回路部２０９を用いてエラーレートを測定するための各種情報処理を行う情報処理装置２１２と、所定の周波数のクロック信号を発生するシフトクロック発生器２１３が設けられている。

送信側ＬＳＩ２０２では、送信側論理回路２０６から送信回路部２０７へ、送信の対象となるｎビットのパラレルデータ入力信号２２１が入力される。そして、送信回路部２０７でシリアル信号２２２に変換され、伝送路２０４を介して受信側ＬＳＩ２０３の受信回路部２０９に入力されるようになっている。受信側ＬＳＩ２０３では、入力されたシリアル信号２２２は受信回路部２０９で元のｎビットのパラレルデータ出力信号２２３に復元される形で変換され、受信側論理回路２０８に入力される。また、ＰＬＬ回路２１１は、高速のクロック信号を出力するようになっており、このクロック信号は受信回路部２０９がシリアル信号２２２を受信する際に使用される。ＰＬＬ回路２１１は、更にこのクロック信号をｎ分周した伝送エラークロック信号２２４を、伝送エラーの検出を行う際に使用されるクロック信号として出力する。この伝送エラークロック信号２２４は、受信回路部２０９に供給される。

エラーレート測定器２０５の情報処理装置２１２から受信側ＬＳＩ２０３の受信回路部２０９には、エラーレートを測定する期間に立ち上がるカウンタ制御信号２２５が入力される。逆に、受信回路部２０９から情報処理装置２１２へは、測定結果を情報として含むシフトアウト信号２２６が入力される。また、エラーレート測定器２０５のシフトクロック発生器２１３が発生するシフトクロック信号２２７も、受信側ＬＳＩ２０３の受信回路部２０９に入力される。更に、情報処理装置２１２から送信回路部２０７へは、エラーレートを測定するための基準となるデータを送信回路部２０７にシリアル信号２２２として出力させるためのテストモード信号２２８が入力されるようになっている。また、情報処理装置２１２からシフトクロック発生器２１３には、シフトクロック信号２２７の発生を開始させるための発生開始信号２２９が入力されるようになっている。

送信側ＬＳＩ２０２と受信側ＬＳＩ２０３およびこれらの間に配置された伝送路２０４は、図示しないプリント基板上に配置されている。このプリント基板上には図示しないコネクタが設けられており、エラーレート測定器２０５に備えられた図示しないコネクタと接続されるようになっている。これらのコネクタの各ピンは、それぞれテストモード信号２２８と、カウンタ制御信号２２５と、シフトクロック信号２２７およびシフトアウト信号２２６に対応している。すなわち、エラーレート測定器２０５はエラーレートの測定を行うときのみプリント基板に接続されて、エラー測定装置２０１の一部として機能するようになっている。

図２は、シリアル伝送回路の回路構成を示したものである。シリアル伝送回路２１０の送信回路部２０７は、ｎ対１のパラレルシリアル変換を行うパラレルシリアル変換送信回路２１４と、エラーレートを測定するのためのｎビットのパラレルな信号である送信側基準信号２３５を生成する送信側基準信号生成部２１５により構成されている。シリアル伝送回路２１０の受信回路部２０９には、１対ｎのシリアルパラレル変換を行うシリアルパラレル変換受信回路２１６と、送信側基準信号２３５と同じパターンの受信側基準信号２３６を生成する受信側基準信号生成部２１７と、伝送エラーを検出するエラー検出部２１８とが設けられている。更に、伝送エラーをカウントするエラーカウンタ回路２１９と、前記したカウンタ制御信号２２５を伝送エラークロック信号２２４に同期させ、エラーカウンタ回路２１９に伝送エラーのカウントを指示する同期切替信号２３８として出力する同期化回路２２０が備えられている。

パラレルシリアル変換送信回路２１４には、図１の送信側論理回路２０６から出力されるパラレルデータ入力信号２２１と、送信側基準信号生成部２１５から出力される送信側基準信号２３５とが、切り替えて入力される。この切り替えは、パラレルシリアル変換送信回路２１４に入力されるテストモード信号２２８によって行われ、エラーレートの測定を行うことを示すテストモード信号２２８が立ち上がっている間は、送信側基準信号２３５が入力されるようになっている。テストモード信号２２８が立ち下がっている間は、パラレルデータ入力信号２２１が入力されるようになっている。パラレルシリアル変換送信回路２１４に入力されたパラレルデータ入力信号２２１あるいは送信側基準信号２３５は、シリアル信号２２２に変換され、図１の伝送路２０４を介して受信回路部２０９のシリアルパラレル変換受信回路２１６に送信される。このシリアル信号２２２の伝送周波数は、図１の送信側ＬＳＩ２０２に設けられた図示しないＰＬＬ回路から供給される高速のクロック信号を基にしており、この周波数は受信側ＬＳＩ２０３のＰＬＬ回路２１１が発生するクロック信号と対応している。パラレルシリアル変換送信回路２１４は更に、シリアル信号２２２が同じレベルの状態を長く続けることを防ぎ、シリアル信号２２２の制御信号部分とデータ信号部分を区別し易くするために、たとえば８Ｂ１０Ｂ変換といった所定の符号変換を行うようになっている。

送信側基準信号生成部２１５は、所定のアルゴリズムによって、パラレルデータ入力信号２２１と同じビット数のデータである送信側基準信号２３５を生成して出力する。この送信側基準信号２３５は、擬似乱数ビット列（Pseudo Random Bit Sequence：PRBS）信号であり、所定の周期で同じパターンのデータフレームを繰り返すようになっている。

受信回路部２０９のシリアルパラレル変換受信回路２１６は、送信回路部２０７のパラレルシリアル変換送信回路２１４からシリアル信号２２２を受信する。そして、シリアル信号２２２に含まれる制御信号を基に、シリアル信号２２２に含まれるデータ信号に対してビット配列を再構成するとともに復号化を行う。これにより、シリアル信号２２２は、送信回路部２０７に入力されたパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換される。この変換処理は、図１の受信側ＬＳＩ２０２に設けられたＰＬＬ回路２１１から供給される高速のクロック信号を基に行われる。また、受信回路部２０９の受信側基準信号生成部２１７は、送信回路部２０７の送信側基準信号生成部２１５で使用されるのと同じアルゴリズムによって、送信側基準信号２３５と同じパターンの受信側基準信号２３６を出力するようになっている。

すなわち、送信側基準信号２３５がパラレルシリアル変換送信回路２１４に入力されている状態で、パラレルデータ出力信号２２３をこの受信側基準信号２３６と比較することによって、シリアル伝送回路２１０での伝送エラーの発生をビット単位で検出することができる。

受信側基準信号生成部２１７には、パラレルデータ出力信号２２３が入力され、図１のＰＬＬ回路２１１からは伝送エラーの検出を行う際の基準のクロック信号としての伝送エラークロック信号２２４が供給される。パラレルデータ出力信号２２３は、エラー検出部２１８にも入力されるようになっている。受信側基準信号生成部２１７には、図示しないフレーム検出回路が備えられており、パラレルデータ出力信号２２３に含まれる制御信号の内容を読み取って、前記した所定周期で繰り返されるデータフレームの開始位置を検出する。そして、検出したパラレルデータ出力信号２２３のデータフレームの開始位置に合わせて、エラー検出部２１８でパラレルデータ出力信号２２３をビット配列を揃えて比較できるタイミングで、伝送エラークロック信号２２４に同期して前記した受信側基準信号２３６の出力を開始する。エラー検出部２１８は、これらの入力された受信側基準信号２３６とパラレルデータ出力信号２２３とを、ビット単位で比較を行う。そして、異なっているビットを検出するごとにエラー信号２３７を出力するようになっている。このとき、受信側基準信号２３６は伝送エラークロック信号２２４に同期しているため、エラー信号２３７も伝送エラークロック信号２２４に同期して出力される。

同期化回路２２０には、カウンタ制御信号２２５が供給され、同じく供給される伝送エラークロック信号２２４に同期して同期切替信号２３８として出力されるようになっている。エラーカウンタ回路２１９には、この同期切替信号２３８と、前記したエラー検出部２１８が出力するエラー信号２３７が入力され、更に伝送エラークロック信号２２４が供給される。

エラーカウンタ回路２１９では、同期切替信号２３８が立ち上がっている状態（以下、適宜、カウントアップモードという。）にある期間のみ、エラー信号２３７が入力された回数を伝送エラークロック信号２２４を基にカウントする。そして、カウントアップモードの期間にカウントされたエラー信号２３７の入力回数（以下、伝送エラー発生量という。）をホールドする。エラーカウンタ回路２１９には更に、図１のエラーレート測定器２０５が出力するシフトクロック信号２２７が入力され、このシフトクロック信号２２７を基に伝送エラー発生量がシフトアウト信号２２６として出力されるようになっている。また、ホールドされた伝送エラー発生量の値を初期化したり、自由な値に設定するためのシフトイン信号２３９が、受信側ＬＳＩ２０３に設けられた図示しない装置部から供給されるようになっている。

図３は、エラーカウンタ回路の具体的な回路構成を示したものである。エラーカウンタ回路２１９は、伝送エラー発生量の加算を行う加算回路２４１と、加算された伝送エラー発生量を桁ごとにそれぞれ保持する第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄により構成されている。加算回路２４１は、それぞれ伝送エラー発生量の加算を桁ごとに行う１個の半加算器（ＨＡ）２４３と第１〜第３の全加算器（ＦＡ）２４４₁〜２４４₃により構成されており、これらはそれぞれ第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄に対応している。また、これら第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄とこれらに対応する半加算器２４３と第１〜第３の全加算器２４４₁〜２４４₃との間には、それぞれ第１〜第４の切替回路２４５₁〜２４５₄が配置されている。また、第５の切替回路２４５₅が設けられており、その出力側には第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のクロック信号の入力側が共通接続されている。

図４は、同期化回路の具体的な回路構成を示したものである。同期化回路２２０は、第５のＤフリップフロップ回路２４２₅と第６のＤフリップフロップ回路２４２₆により構成されている。それぞれのクロック入力端子Ｃには、伝送エラークロック信号２２４が供給され、第５のＤフリップフロップ回路２４２₅のデータ入力端子Ｄには、カウンタ制御信号２２５が供給されるようになっている。また、第５のＤフリップフロップ回路２４２₅の出力端子Ｑは、第６のＤフリップフロップ回路２４２₆のデータ入力端子Ｄに接続されている。そして、第６のＤフリップフロップ回路２４２₆の出力端子Ｑからは前記した同期切替信号２３８が出力される。ここで、第５のＤフリップフロップ回路２４２₅と第６のＤフリップフロップ回路２４２₆は、それぞれのクロック入力端子Ｃのクロックの立下りで動作することにして、第５の切替回路２４５₅の切り替えを容易にする。

このような回路構成により、カウンタ制御信号２２５が立ち上がると、対応して伝送エラークロック信号２２４に同期した同期切替信号２３８が立ち上がる。この同期切替信号２３８は、図３のエラーカウンタ回路２１９に供給される。

図３に戻ってエラーカウンタ回路２１９の動作の説明を説明する。加算回路２４１の半加算器２４３の入力端子Ｂには、図２のエラー検出部２１８から出力されたエラー信号２３７が供給される。また、第１〜第４の切替回路２４５₁〜２４５₄には図４の同期化回路２２０から出力される同期切替信号２３８が供給されており、それぞれ同期切替信号２３８によって回路接続を切り替える。同期切替信号２３８が立ち上がっている間、半加算器２４３および第１〜第３の全加算器２４４₁〜２４４₃のそれぞれの出力端子Ｓとそれぞれに対応する第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のデータ入力端子Ｄとを接続するようになっている。また、同期切替信号２３８は第５の切替回路２４５₅にも供給され、同期切替信号２３８が立ち上がっている間、伝送エラークロック信号２２４が第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のそれぞれのクロック入力端子Ｃに供給されるように回路接続を切り替える。

同期切替信号２３８が立ち上がっている間、半加算器２４３および第１〜第３の全加算器２４４₁〜２４４₃の出力端子Ｓからそれぞれ出力される第１〜第４の加算値２５３₁〜２５３₄は、対応する第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のデータ入力端子Ｄに供給される。第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄は、伝送エラークロック信号２２４を基にそれぞれ第１〜第４の出力データ２５１₁〜２５１₄を出力する。

加算回路２４１の半加算器２４３および第１〜第３の全加算器２４４₁〜２４４₃のそれぞれの入力端子Ａには、第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のそれぞれの出力端子Ｑからの第１〜第４の出力データ２５１₁〜２５１₄が入力される。また、半加算器２４３の出力端子Ｃ_oから出力された桁上げ信号２５２₁は第１の全加算器２４４₁の入力端子Ｃ_iに入力されるようになっている。同様に第１の全加算器２４４₁の出力端子Ｃ_oから出力された桁上げ信号２５２₂は第２の全加算器２４４₂の入力端子Ｃ_iに、第２の全加算器２４４₂の出力端子Ｃ_oから出力された桁上げ信号２５２₃は第３の全加算器２４４₃の入力端子Ｃ_iに入力されるようになっている。

同期切替信号２３８が立ち上がっている間、すなわちカウントアップモード時にエラー信号２３７が加算回路２４１に入力されると、同じく加算回路２４１に入力される第１〜第４の出力データ２５１₁〜２５１₄に加算される。そして、加算後の値である第１〜第４の加算値２５３₁〜２５３₄は、伝送エラークロック信号２２４に同期してそれぞれ第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄に入力される。そして、伝送エラークロック信号２２４の次のタイミングで第１〜第４の出力データ２５１₁〜２５１₄として出力される。これが繰り返されることにより、伝送エラー発生量が桁ごとに第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄にホールドされることになる。なお、第１のＤフリップフロップ回路２４２₁は伝送エラー発生量の一番下の桁を示し、順に桁が高くなり第４のＤフリップフロップ回路２４２₄にホールドされる値は一番上の桁を示す。

一方、同期切替信号２３８が立ち上がっていない状態（以下、適宜、シフトモードという。）にある期間には、第１の切替回路２４５₁は、第１のＤフリップフロップ回路２４２₁のデータ入力端子Ｄに値“０”のシフトイン信号２３９が入力されるように接続を切り替える。更に、第２の切替回路２４５₂は、第２のＤフリップフロップ回路２４２₂のデータ入力端子Ｄに、第１のＤフリップフロップ回路２４２₁が出力する第１の出力データ２５１₁が入力されるように接続を切り替える。第３の切替回路２４５₃は、第３のＤフリップフロップ回路２４２₃のデータ入力端子Ｄに、第２のＤフリップフロップ回路２４２₂が出力する第２の出力データ２５１₂が入力されるように接続を切り替える。第４の切替回路２４５₄は、第４のＤフリップフロップ回路２４２₄のデータ入力端子Ｄに、第３のＤフリップフロップ回路２４２₃が出力する第３の出力データ２５１₃が入力されるように接続を切り替える。すなわち、第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄には、加算回路２４１からの加算値２５３ではなく、それぞれシフトイン信号２３９あるいは１つ桁下のＤフリップフロップ回路２４２の出力データ２５１が入力されるように、接続が切り替えられる。

また、第４のＤフリップフロップ回路２４２₄が出力する第４の出力データ２５１₄は、シフトアウト信号２２６としてエラーカウンタ回路２１９の外部へ出力されるようになっている。更に、シフトモード時には、第５の切替回路２４５₅は、伝送エラークロック信号２２４ではなく、シフトクロック信号２２７が第１〜第４のＤフリップフロップ回路２４２₁〜２４２₄のそれぞれのクロック入力端子Ｃに供給されるように接続を切り替える。

図１のエラーレート測定器２０５のシフトクロック発生器２１３は、通常は停止しており、シフトクロック信号２２７を出力していない。情報処理装置２１２は、カウンタ制御信号２２５を立ち上げた状態から立ち下げた状態に移行した後に、すなわちカウントアップモードが終了しシフトモードに移行した後に、発生開始信号２２９を出力するようになっている。この発生開始信号２２９が入力されると、シフトクロック発生器２１３は発振を開始してシフトクロック信号２２７の出力を開始するようになっている。

このような構成により、シフトモードに移行すると、伝送エラー発生量のカウントは終了し、第１〜第３のＤフリップフロップ回路２４２₁〜２４２₃にホールドされたそれぞれの値は一旦そのまま保持される。そして、シフトクロック発生器２１３によってシフトクロック信号２２７の出力が開始されると、ホールドされたそれぞれの値は、１つ桁上のＤフリップフロップ回路２４２へと１ビットずつ順にシフトしていく。そして、伝送エラー発生量のそれぞれの桁の値が、上の桁から順にシリアルなシフトアウト信号２２６として出力される。

以上説明した回路構成のエラー測定装置２０１で、まず、エラーレートの測定を行わない通常の場合の動作について説明する。

エラーレートの測定を行わない通常の場合には、エラーレート測定器２０５から送信回路部２０７に入力するテストモード信号２２８は立ち下がった状態となっている。このときには、パラレルシリアル変換送信回路２１４は、送信側論理回路２０６が出力するパラレルデータ入力信号２２１をシリアル信号２２２に変換して、伝送路２０４を通して受信回路部２０９に送る。受信回路部２０９のシリアルパラレル変換受信回路２１６は、受信したシリアル信号２２２をパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換し、受信側論理回路２０８へ送る。このようにして、送信側論理回路２０６から受信側論理回路２０８へ、シリアル信号を伝送する伝送路２０４を介してパラレルデータが送られる。

次に、エラー測定装置２０１でシリアル伝送回路２１０のエラーレートの測定を行う場合の動作について説明する。

エラーレートの測定を行う際には、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３が動作している状態で、エラーレート測定器２０５の情報処理装置２１２は、送信回路部２０７に入力するテストモード信号２２８を立ち上げる。すると、パラレルシリアル変換送信回路２１４は、シリアル信号２２２に変換する信号を、送信側論理回路２０６が出力するパラレルデータ入力信号２２１から、送信側基準信号生成部２１５が出力する送信側基準信号２３５に切り替える。パラレルシリアル変換送信回路２１４が出力したシリアル信号２２２は伝送路２０４を通して受信回路部２０９に送られ、シリアルパラレル変換受信回路２１６でパラレルデータ入力信号２２１と同じビット配列のパラレルデータ出力信号２２３に変換される。テストモード信号２２８は、前記したカウントアップモードが終了するまで、立ち上がった状態が保持される。

受信側基準信号生成部２１７には、このパラレルデータ出力信号２２３が入力され、これに同期した状態で、送信回路部２０７の送信側基準信号生成部２１５が出力する送信側基準信号２３５と同じパターンの信号である受信側基準信号２３６を出力する。エラー検出部２１８は、この受信側基準信号２３６に対してシリアルパラレル変換受信回路が出力するパラレルデータ出力信号２２３が一致するかどうかをビット単位で判定する。そして、伝送エラーが検出されると、ビットごとにエラー信号２３７を出力し、エラーカウンタ回路２１９へ送る。すなわち、伝送路２０４を伝送される際にシリアル信号２２２に発生した伝送エラーの量に対応して、エラー信号２３７がエラーカウンタ回路２１９へ送られることになる。

エラーレートの測定を行う際には、以上説明した状態で、測定を開始するタイミングで受信回路部２０９に入力するカウンタ制御信号２２５が立ち上がる。カウンタ制御信号２２５は、同期化回路２２０にて伝送エラークロック信号２２４に同期されて同期切替信号２３８としてエラーカウンタ回路２１９へ送られる。既に送信側基準信号２３５と受信側基準信号２３６との同期が確立しているため、すぐにエラーカウンタ回路２１９はカウントアップモードに移行し、伝送エラー発生量のカウントを開始できる。エラーカウンタ回路２１９では、図３で説明したように、同期切替信号２３８が立ち上がっているカウントアップモード時には伝送エラークロック信号２２４を基に入力されたエラー信号２３７を伝送エラー発生量としてカウントするようになっている。

そして、測定を終了するタイミングで受信回路部２０９に入力するカウンタ制御信号２２５が立ち下がる。すると、すぐにエラーカウンタ回路２１９はシフトモードに移行し、伝送エラー発生量のカウントを終了するとともに、各Ｄフリップフロップ回路２４２には伝送エラークロック信号２２４が入力されなくなる。そして、カウントされた伝送エラー発生量はエラーカウンタ回路に保持され、伝送エラークロック信号２２４に替えてシフトクロック信号２２７がエラーカウンタ回路２１９に入力可能な状態となる。この状態で、エラーレート測定器２０５が伝送エラー発生量の読み出しを開始するタイミングで、シフトクロック信号２２７の出力を開始する。シフトクロック信号２２７の入力が開始されると、エラーカウンタ回路２１９は前回のカウントアップモードの期間に保持した伝送エラー発生量を、シリアルなデータであるシフトアウト信号２２６として出力する。

カウンタ制御信号２２５を立ち上げるタイミングと立ち下げるタイミングは、エラーレート測定器２０５の情報処理装置２１２で任意に設定することができる。すなわち、任意の期間にエラーレートの測定を行うことができる。シリアル信号２２２の伝送周波数は所定の値に固定されているため、カウンタ制御信号２２５を立ち上げた期間の長さによって、伝送路２０４を伝送されたシリアル信号２２２のビット数は決定される。したがって、シフトアウト信号２２６が示す伝送エラー発生量をこの伝送されたビット数で割ることにより、エラーレートが算出できる。この除算は、エラーレート測定器２０５の情報処理装置２１２で行われ、図示しない表示装置に表示される。このようにして、シリアル伝送回路２１０のエラーレートを測定することができる。

また、シフトモードに切り替わったときに伝送エラークロック信号２２４がエラーカウンタ回路２１９に入力されなくなり、後からシフトクロック信号２２７によってシフトアウト信号２２６の出力を開始させるようになっている。これにより、任意のタイミングでカウントアップモードを終了させても、シフトアウト信号２２６の出力タイミングは独立しているため、エラーレート測定器２０５側でシフトアウト信号２２６の伝送エラー発生量を表わすビットの開始位置を確実に検出することができる。

更に、シリアル信号で伝送エラーの発生量を出力できるため、出力ピンの数の増加を抑えている。従来、ＬＳＩの高速化に対してＬＳＩ間を接続する入出力回路の高速化は進んでおらず、パラレル信号による伝送ではＬＳＩの入出力ピンが不足する状態になっていたという問題があり、シリアル伝送回路はこの問題を解決する技術の１つである。すなわち、シリアル伝送回路はＬＳＩの入出力ピンの数の増加を抑えた状態で伝送速度を上げることができるというメリットがあるが、このメリットを生かしたまま伝送エラーの発生量を出力できる。

以上説明したように、この実施例のエラー測定装置２０１の送信回路部２０７と受信回路部２０９は、シリアル伝送回路２１０に組み込まれており、カウントアップモードとシフトモードとを切り替えるエラーカウンタ回路が伝送エラーの発生量をシリアル信号として出力する。このため、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられている。すなわち、ＬＳＩの高集積化と、ＬＳＩ間を接続する入出力回路の構成の簡易化を実現している。

また、カウンタ制御信号により任意の期間にエラーカウンタ回路２１９をカウントアップモードとして、エラーレートの測定を行うことができる。これにより、エラーレートがたとえば“１００％”というように高く、エラーカウンタ回路２１９がオーバーフローしてしまう可能性がある場合でも、カウントアップモードにする時間を短く設定することによって、確実にエラーレートを測定できる。逆に、エラーレートがたとえば“１０^-12以下”あるいは“１０^-15以下”というように低い場合でも、カウントアップモードにする時間を長く設定することによって、確実にエラーレートを測定できる。すなわち、エラーレートの程度に係わらずエラーレートの測定を確実に行うことができる。

更に、伝送エラーの発生量を出力するのに使用するシフトクロック信号２２７は、他のクロック信号とは独立している。したがって、送信側ＬＳＩ２０２や受信側ＬＳＩ２０３の動作を停止させることなく任意のタイミングでシフトアウト信号２２６を出力開始できるとともに、独立した周波数を設定することができる。すなわち、高い伝送周波数でシリアル信号２２２を伝送するシリアル伝送回路２１０であっても、送信側ＬＳＩ２０２と受信側ＬＳＩ２０３を稼動したまま実際の伝送路２０４を使用してエラーレートの測定を確実に行うことができる。

したがって、オペレータは特にエラー測定装置２０１について意識することなく、簡単に任意の期間にエラーレートの測定を行うことができる。

また、シフトイン信号２３９により所定の値を入力することで、エラーカウンタ回路２１９が保持する値を自由に設定でき、エラーカウンタ回路２１９の動作をテストすることができる。また、シフトイン信号２３９により値“０”を入力することにより、エラーカウンタ回路２１９が保持する値をクリアすることもできる。

なお、エラーカウンタ回路２１９の各Ｄフリップフロップ回路２４２が保持する値をシフトアウトあるいはクリアする際には、シフトイン信号２３９の入力を行わずにゼロクランプするようにしてもよい。また、テストモード信号２２８は、エラーレート測定器２０５から出力されるのではなく、別にテストモード信号２２８出力用の信号出力回路やスイッチを設けるようにしてもよい。更に、送信回路部２０７の送信側基準信号生成部２１５が一定周期ごとに制御信号を挿入する場合には、エラー検出部はこの制御信号の部分の比較を行わないようにする。あるいは、送信側基準信号生成部が、エラーレート測定時に一時的に制御信号の発生を停止するようにしてもよい。また、パラレルシリアル変換送信回路２１４で符号変換を行い、受信側基準信号生成部２１７に備えられた図示しないフレーム検出回路によってデータフレームの開始位置を検出するとしたが、符号変換を行わずにデータ信号用と制御信号用のパラレルシリアル変換送信回路２１４と受信側基準信号生成部２１７を備え、データフレームの開始位置を検出する構成としても良い。

＜発明の第１の変形例＞

以上説明した実施例では、エラーレートの測定の対象となるシリアル伝送回路が１個の場合について説明した。第１の変形例では、複数のシリアル伝送回路について、１度にエラーレートの測定を行うことができるエラー測定装置について説明する。

図５は、第１の変形例によるエラー測定装置の回路構成の要部を示したものであり、実施例の図２と対応するものである。そこで、図２と同一部分には同一の符号を付しており、これらについての説明を適宜省略する。また、適宜実施例の図１を用いて説明を行う。伝送回路３００は、実施例の図１の送信側ＬＳＩ２０２に設けられた送信側論理回路２０６と、受信側ＬＳＩ２０３に設けられた受信側論理回路２０８との間に配置されており、第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mにより構成されている。

この第１の変形例では、図１の送信側論理回路２０６からは、第１〜第ｍのパラレルデータ入力信号２２１₁〜２２１_mが出力されており、それぞれ第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mに入力されている。また、第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mからはそれぞれ第１〜第ｍのパラレルデータ出力信号２２３₁〜２２３_mが出力されており、これらは図１の受信側論理回路２０８に入力されている。また、第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mのそれぞれに、図１のエラーレート測定器２０５から出力されるテストモード信号２２８と、ＰＬＬ回路２１１から出力される伝送エラークロック信号２２４とが、共通して入力されるようになっている。

第１のシリアル伝送回路３１０₁は、実施例の図２に示した送信回路部２０７と、受信側の回路部としての受信回路部２０９の一部と、図１の伝送路２０４に対応する図示しない第１の伝送路によって構成されている。受信回路部２０９の一部とは、図２のシリアルパラレル変換受信回路２１６と、受信側基準信号生成部２１７およびエラー検出部２１８である。第１のパラレルデータ入力信号２２１₁は、送信回路部２０７のパラレルシリアル変換送信回路２１４に入力され、受信回路部２０９のシリアルパラレル変換受信回路２１６は、第１のパラレルデータ出力信号２２３₁を出力するようになっている。エラー検出部２１８からは、前記した図示しない第１の伝送路で発生した伝送エラーを表わす第１のエラー信号２３７₁が出力される。第１のシリアル伝送回路３１０₁の他の各装置部の処理や信号の入出力は、実施例と同様である。

また、第２〜第ｍのシリアル伝送回路３１０₂〜３１０_mも、図示しないが第１のシリアル伝送回路３１０₁と同様の構成となっており、それぞれ図示しない第２〜第ｍの伝送路について、第２〜第ｍのエラー信号２３７₂〜２３７_mを出力するようになっている。また、図示しない第１〜第ｍの伝送路では、同じ伝送周波数が使用される。

実施例の図２の受信回路部２０９に対応する部分のうち、第１のシリアル伝送回路３１０₁に含まれない残りの部分、すなわち同期化回路２２０とエラーカウンタ回路２１９およびこれらへの入出力信号は図２と同様となっている。ただし、図２とは異なり、エラーカウンタ回路２１９のエラー信号２３７を入力する側に、オアゲート３０３がその出力側を接続する形で配置されている。このオアゲート３０３の入力側には、第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mからそれぞれ出力される第１〜第ｍのエラー信号２３７₁〜２３７_mが入力されるようになっている。すなわち、第１〜第ｍのエラー信号２３７₁〜２３７_mのいずれかが入力されると、エラー信号２３７がエラーカウンタ回路２１９に送られる。そして、エラーカウンタ回路２１９では第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mのそれぞれで発生した伝送エラーを合算する形でカウントし、その結果をシフトアウト信号２２６として出力するようになっている。

また第１〜第ｍのパラレルデータ入力信号２２１₁〜２２１_mは図１の送信側ＬＳＩ２０２の内部の信号であり、第１〜第ｍのパラレルデータ出力信号２２３₁〜２２３_mおよび第１〜第ｍのエラー信号２３７₁〜２３７_mは、受信側ＬＳＩ２０３の内部の信号である。したがって、実施例と同様に、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられる。

以上説明したように、第１の変形例によれば、入出力ピンの増加を抑えたままで、複数のシリアル伝送回路についてエラーレートの測定を任意の期間に確実に行うことができる。

更に、第１〜第ｍのシリアル伝送回路３１０₁〜３１０_mが、それぞれ異なる送信側ＬＳＩと受信側ＬＳＩを接続している場合にも、この第１の変形例を適用することができる。この場合、受信側ＬＳＩ２０３と第２〜第ｍのシリアル伝送回路３１０₂〜３１０_mが組み込まれているそれぞれの受信側ＬＳＩとの間にエラー信号２３７の配線が追加されることになる。また、エラーレート測定器２０５と第２〜第ｍのシリアル伝送回路３１０₂〜３１０_mが組み込まれているそれぞれの送信側ＬＳＩとの間にテストモード信号２２８の配線が追加される。第１のシリアル伝送回路３１０₁が組み込まれている受信側ＬＳＩ２０３の入出力ピンの増加は、“ｍ＋２”個に抑えられるが、オアゲートを受信側ＬＳＩ２０３の外部に適宜設けることにより、更にこの入出力ピンの増加を抑えることも可能である。

＜発明の第２の変形例＞

以上説明した第１の変形例では、複数のシリアル伝送回路により構成される入出力回路の全体についてエラーレートの測定を行うことはできるが、伝送路ごとにどれだけの伝送エラーが発生したかを入出力回路の外部で判別することができない。第２の変形例では、それぞれのシリアル伝送回路に同期化回路およびエラーカウンタ回路を設け、それぞれのシフトアウト信号をシリアル伝送回路間で順にシフトさせることにより、入出力ピンの増加を抑えた状態で伝送路ごとのエラーレート測定を可能にする。

図６は、第２の変形例によるエラー測定装置の回路構成の要部を示したものであり、第１の変形例の図５と対応するものである。そこで、図５と同一部分には同一の符号を付しており、これらについての説明を適宜省略する。また、適宜実施例の図１を用いて説明を行う。伝送回路４００は、図５と同様に実施例の図１の送信側ＬＳＩ２０２に設けられた送信側論理回路２０６と、受信側ＬＳＩ２０３に設けられた受信側論理回路２０８との間に配置されており、第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mにより構成されている。

ただし、図５とは異なり、第１のシリアル伝送回路４１０₁には同期化回路２２０およびエラーカウンタ回路２１９も含まれており、オアゲートは配置されておらず、エラー検出部２１８から出力されるエラー信号２３７がエラーカウンタ回路２１９に入力される。そして、エラーカウンタ回路２１９が出力するシフトアウト信号２２６₁は、第１のシリアル伝送回路４１０₁の外部に出力される。

また、第２〜第ｍのシリアル伝送回路４１０₂〜４１０_mも第１のシリアル伝送回路４１０₁と同様の構成となっており、それぞれ第２〜第ｍのシフトアウト信号２２６₂〜２２６_mを出力する。また、第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mのそれぞれに、図１のエラーレート測定器２０５から出力されるテストモード信号２２８とカウンタ制御信号２２５およびシフトクロック信号２２７が供給される。更に、図１のＰＬＬ回路２１１から出力される伝送エラークロック信号２２４も供給されるようになっている。

更に、この第２の変形例では、第２のシリアル伝送回路４１０₂が出力する第２のシフトアウト信号２２６₂は、第１のシリアル伝送回路４１０₁のエラーカウンタ回路２１９に、シフトイン信号として入力される。また、図示しない第３の測定回路部が出力する第３のシフトアウト信号２２６₃は、第２のシリアル伝送回路４１０₂へシフトイン信号として入力される。同様にして、それぞれのシリアル伝送回路４１０が出力するシフトアウト信号２２６は、第１のシリアル伝送回路４１０₁により近い側の隣のシリアル伝送回路４１０にシフトイン信号として入力されるようになっている。

これにより、カウンタ制御信号２２５によって第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mがシフトモードに移行し、シフトクロック信号２２７の入力が開始されると、それぞれに保持された伝送エラー発生量は第１のシリアル伝送回路４１０₁側へと順にシフトされていく。その結果、第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mで得られた伝送エラー発生量が順にシフトアウト信号２２６₁として第１のシリアル伝送回路４１０₁から出力される。これを図１のエラーレート測定器２０５側で４ビットごとに区切ることにより、各シリアル伝送回路４１０の伝送路２０４ごとの伝送エラー発生量を読み取ることができ、エラーレートを個々の伝送路２０４について測定することが可能となる。

また、第２〜第ｍのシフトアウト信号２２６₂〜２２６_mは、図１の受信側ＬＳＩ２０３の内部の信号である。したがって、実施例および第１の変形例と同様に、送信側ＬＳＩ２０２の入出力ピンの増加は１個、受信側ＬＳＩ２０３の入出力ピンの増加は３個に抑えられる。

以上説明したように、第２の変形例によれば、入出力ピンの増加を抑えたままで、複数のシリアル伝送回路についてそれぞれのエラーレートの測定を任意の期間に確実に行うことができる。

更に、第１の変形例と同様に、第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mがそれぞれ異なる送信側ＬＳＩと受信側ＬＳＩを接続している場合にも、この第２の変形例を適用することができる。この場合、第１〜第ｍのシリアル伝送回路４１０₁〜４１０_mがそれぞれ組み込まれている受信側ＬＳＩのうち、隣り合う受信側ＬＳＩの間にシフトアウト信号２２６の配線が追加される。また、エラーレート測定器２０５と第２〜第ｍのシリアル伝送回路４１０₂〜４１０_mが組み込まれているそれぞれの送信側ＬＳＩとの間にテストモード信号２２８の配線が追加される。第１のシリアル伝送回路４１０₁が組み込まれている受信側ＬＳＩ２０３の入出力ピンの増加は、４個に抑えられることになる。

本発明の一実施例によるエラー測定装置の回路装置の構成を示したブロック図である。本実施例によるシリアル伝送回路の回路構成を示したブロック図である。本実施例によるエラーカウンタ回路の回路構成を示した回路図である。本実施例による同期化回路の具体的な回路構成を示した回路図である。第１の変形例によるエラー測定装置の回路構成を示した回路図である。第２の変形例によるエラー測定装置の回路構成を示した回路図である。

符号の説明

２０１エラー測定装置
２０２送信側ＬＳＩ
２０３受信側ＬＳＩ
２０４伝送路
２０５エラーレート測定器
２０６送信側論理回路
２０７送信回路部
２０８受信側論理回路
２０９受信回路部
２１０、３１０、４１０シリアル伝送回路
２１１ＰＬＬ回路
２１２情報処理装置
２１３シフトクロック発生器
２１４パラレルシリアル変換送信回路
２１５送信側基準信号生成部
２１６シリアルパラレル変換受信回路
２１７受信側基準信号生成部
２１８エラー検出部
２１９エラーカウンタ回路
２２０同期化回路
２４１加算回路
２４２Ｄフリップフロップ回路
２４３半加算器
２４４全加算器
２４５切替回路
３００、４００伝送回路
３０３オアゲート

Claims

任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた第１の集積回路と、
所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される前記伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを前記同期切替信号出力手段によって同期切替信号が出力を開始した時点から前記伝送エラークロック信号を選択し、前記伝送エラークロック信号の到来に同期して加算すると共に前記エラーの次の到来までこれを保持し、前記同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた第２の集積回路
とを具備することを特徴とするエラー測定装置。
任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、
これら複数の第１の集積回路のそれぞれに対応して設けられ、自回路に対応する第１の集積回路が、シリアルデータを送出する前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段とを備えた複数の第２の集積回路と、
所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される前記伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、これら複数の第２の集積回路に設けられたエラー検出手段の検出したエラーを前記同期切替信号出力手段によって同期切替信号が出力を開始した時点から前記伝送エラークロック信号を選択し、前記伝送エラークロック信号の到来に同期して加算すると共に前記エラーの次の到来までこれを保持し、前記同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し前記所定の読出信号が開始したとき前記加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた第３の集積回路
とを具備することを特徴とするエラー測定装置。
任意のパラレルデータを出力するパラレルデータ出力手段と、エラーの測定を行うテスト時に前記パラレルデータと同一ビット構成のパラレルデータをテストデータとして出力するテストデータ出力手段と、パラレルデータをシリアルデータに変換するパラレルシリアル変換手段と、前記テスト時に前記テストデータ出力手段の出力するパラレルデータを選択し、それ以外は前記パラレルデータ出力手段の出力するパラレルデータを選択して前記パラレルシリアル変換手段に供給するパラレルデータ選択手段と、前記パラレルシリアル変換手段の変換後のシリアルデータを所定の伝送路に送出するシリアルデータ送出手段とを備えた複数の第１の集積回路と、
これら複数の第１の集積回路のそれぞれに対応して設けられ、所定の周波数の伝送エラークロック信号を出力する伝送エラークロック信号出力手段と、この伝送エラークロック信号出力手段から出力される前記伝送エラークロック信号と測定時に立ち上げ、測定終了時に立ち下げるカウンタ制御信号を用いて伝送エラークロック信号の立ち上がりもしくは立下りと同期した同期切替信号を出力する同期切替信号出力手段と、自回路に対応する第１の集積回路が、シリアルデータを送出する前記所定の伝送路を伝送されてきたシリアルデータをパラレルデータに変換するシリアルパラレル変換手段と、前記テスト時にこのシリアルパラレル変換手段によって変換された後のパラレルデータを前記テストデータ出力手段の出力するテストデータと同一のパラレルデータと比較して前記シリアルデータに発生したエラーを検出するエラー検出手段と、このエラー検出手段の検出したエラーを前記同期切替信号出力手段によって同期切替信号が出力を開始した時点から前記伝送エラークロック信号を選択し、前記伝送エラークロック信号の到来に同期して加算すると共に前記エラーの次の到来までこれを保持し、前記同期切替信号出力手段によって同期切替信号が出力を終了した時点から外部入力である所定の読出信号を選択し、前記所定の読出信号が開始したとき加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するシフト機能付カウンタ手段とを備えた複数の第２の集積回路と、
これら第２の集積回路の前記シフト機能付カウンタ手段をシリアルに連結し、同期切替信号が出力を終了した時点から加算され保持された伝送エラー発生量を示す値を所定の読出信号に同期してシリアルに出力するエラーシリアル出力シフト機能付カウンタ手段
とを具備することを特徴とするエラー測定装置。
前記第１の集積回路および第２の集積回路は同一基板上に配置され、この基板上には、前記テスト時にテスト時であることを前記パラレルデータ選択手段および前記エラー検出手段に伝達する伝達手段が更に配置されていることを特徴とする請求項１〜請求項３いずれかに記載のエラー測定装置。