JP4170918B2 - ジッタトレランス診断方法およびジッタトレランス診断装置 - Google Patents
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Description
本発明は、高速インタコネクトなどのように、高速動作が求められるＬＳＩのジッタトレランスを診断するためのジッタトレランス診断方法およびジッタトレランス診断装置に関するものである。
情報処理装置の高速化高機能化に伴って、例えば、中央処理装置と主記憶装置との間のインタフェースにも、より一層の高速化が求められている。このような需要に応えて、高速インタコネクトの規格としてInfiniBandと呼ばれる規格が提唱され、この規格に沿った製品の開発が進展している。
高速インタコネクトには、当然ながら、非常に高いデータ伝送速度が求められており、近年では、１リンクあたりの伝送速度が２．５Ｇｂｐｓと極めて高速な製品が主流になっている。このような伝送速度の高速化に伴って、各リンクで伝送される信号の特性に関しても厳しい制約が必要となっており、InfiniBand規格では、高速インタコネクトの出力信号Ｔｘおよび入力信号Ｒｘに許容されるジッタは、それぞれ０．３５ＵＩおよび０．６５ＵＩである。ここで、ジッタの単位として用いたＵＩは、データ１ビットあたりの時間間隔(unit Interval)を意味しており、ちなみに、伝送速度が２．５Ｇｂｐｓである場合、１ＵＩは、わずかに、４００ｐｓである。
高速インタコネクトには、当然ながら、非常に高いデータ伝送速度が求められており、近年では、１リンクあたりの伝送速度が２．５Ｇｂｐｓと極めて高速な製品が主流になっている。このような伝送速度の高速化に伴って、各リンクで伝送される信号の特性に関しても厳しい制約が必要となっており、InfiniBand規格では、高速インタコネクトの出力信号Ｔｘおよび入力信号Ｒｘに許容されるジッタは、それぞれ０．３５ＵＩおよび０．６５ＵＩである。ここで、ジッタの単位として用いたＵＩは、データ１ビットあたりの時間間隔(unit Interval)を意味しており、ちなみに、伝送速度が２．５Ｇｂｐｓである場合、１ＵＩは、わずかに、４００ｐｓである。
このような背景から、高速インタコネクトを製品化する段階において、個々のＬＳＩが規格を満足するジッタトレランスを備えているか否かを評価する技術が要望されている。
図１２に、インタコネクトＬＳＩの一般的な構成を示す。
図１２に示すように、一般的なインタコネクトＬＳＩは、入力データをシリアル化して出力するＴｘブロック４１０と、シリアルデータをパラレル化して出力するＲｘブロック４２０とを備えている。図１２に示したＴｘブロック４１０およびＲｘブロック４２０は、それぞれクロック生成器４１４，４２４を備えており、これらのクロック生成器４１４，４２４は、ＰＬＬ４０１が基準クロックに基づいて生成したクロック信号から必要な周期のクロック信号を生成し、それぞれシリアライザ４１２およびドライバ４１３あるいはデシリアライザ４２２およびレシーバ４２３にこのクロック信号を供給する。
図１２に、インタコネクトＬＳＩの一般的な構成を示す。
図１２に示すように、一般的なインタコネクトＬＳＩは、入力データをシリアル化して出力するＴｘブロック４１０と、シリアルデータをパラレル化して出力するＲｘブロック４２０とを備えている。図１２に示したＴｘブロック４１０およびＲｘブロック４２０は、それぞれクロック生成器４１４，４２４を備えており、これらのクロック生成器４１４，４２４は、ＰＬＬ４０１が基準クロックに基づいて生成したクロック信号から必要な周期のクロック信号を生成し、それぞれシリアライザ４１２およびドライバ４１３あるいはデシリアライザ４２２およびレシーバ４２３にこのクロック信号を供給する。
このように、インタコネクトＬＳＩは、様々な機能を持つ素子から構成されており、これらの素子が互いに関連して動作するものである。このため、インタコネクトＬＳＩの回路特性を劣化させる要因としては、ＬＳＩ製造プロセスやジャンクション温度のばらつきなどのように、個々の素子に関する個別的な要因に加えて、例えば、Ｔｘブロック４１０に備えられたクロック生成器４１４によって生成されたクロック信号に現れたジッタがシリアライザ４１２あるいはドライバ４１３の動作に対して及ぼす影響のように、複数の素子の関連において考慮すべき要因も考えられる。
これらの要因は、本来それぞれに突き詰めて検討すべきではある。しかしながら、従来は、インタコネクトＬＳＩにそれほどの高速性能が要求されていなかったので、インタコネクトＬＳＩに内蔵されたＰＬＬ４０１の調整コードを目安とする方法が一般的に用いられていた（特許文献1参照）。
この方法は、上述した様々な要因によるインタコネクトＬＳＩにおける回路特性の劣化の程度を、ＰＬＬに関する要因によって代表させて評価しようとするものである。つまり、インタコネクトＬＳＩの出力端子を介して出力されるＰＬＬの調整コードをインタコネクトＬＳＩ全体の回路特性の劣化を示す指標として利用するもので、簡便法としては有効であった。
この方法は、上述した様々な要因によるインタコネクトＬＳＩにおける回路特性の劣化の程度を、ＰＬＬに関する要因によって代表させて評価しようとするものである。つまり、インタコネクトＬＳＩの出力端子を介して出力されるＰＬＬの調整コードをインタコネクトＬＳＩ全体の回路特性の劣化を示す指標として利用するもので、簡便法としては有効であった。
しかしながら、この方法によってあからさまに知ることができるのは、当然ながら、インタコネクトＬＳＩを構成する多数の素子の中の一つであるＰＬＬに起因する劣化の程度のみである。したがって、このＰＬＬの調整コードを利用する方法によって得られた評価結果に基づいて、近年の高速インタコネクトＬＳＩの回路特性、特に、出力ジッタおよび入力許容ジッタに関する特性が、Infinibandなどの規格を満足しているか否かを判断することは、ほとんど期待できない。
そこで、シンセサイザなどの測定装置を用いて、高速インタコネクトＬＳＩのジッタトレランスを実測する方法が考えられている。
図１３に、従来のジッタトレランス測定方法の概念図を示す。
図１３に示したシンセサイザ４０２は、ノイズを付加した基準クロックを生成し、インタコネクトＬＳＩに備えられたＰＬＬ４０１に入力する。この状態で、ノイズ測定装置４０３は、インタコネクトＬＳＩのＴｘブロック４１０から出力された信号に含まれるノイズの量を測定する。このようにして測定されたＴｘブロック４１０の出力端におけるノイズ量と、シンセサイザ４０２によって付加されたノイズ量とを関連付けることにより、Ｔｘブロック４１０についてのジッタトレランスを評価する。また一方、ノイズ付加装置４０４は、Ｔｘブロック４１０からＲｘブロック４２０に入力される信号にノイズを付加し、このときのＲｘブロック４２０の出力信号を信号監視装置４０５によって監視する。この信号監視装置４０５による監視結果と、ノイズ付加装置４０４によって付加されたノイズ量とを関連付けることにより、Ｒｘブロック４２０が正常にデータを受信できる限界のノイズ量、すなわち、Ｒｘブロックの入力端におけるジッタトレランスを評価する。
図１３に、従来のジッタトレランス測定方法の概念図を示す。
図１３に示したシンセサイザ４０２は、ノイズを付加した基準クロックを生成し、インタコネクトＬＳＩに備えられたＰＬＬ４０１に入力する。この状態で、ノイズ測定装置４０３は、インタコネクトＬＳＩのＴｘブロック４１０から出力された信号に含まれるノイズの量を測定する。このようにして測定されたＴｘブロック４１０の出力端におけるノイズ量と、シンセサイザ４０２によって付加されたノイズ量とを関連付けることにより、Ｔｘブロック４１０についてのジッタトレランスを評価する。また一方、ノイズ付加装置４０４は、Ｔｘブロック４１０からＲｘブロック４２０に入力される信号にノイズを付加し、このときのＲｘブロック４２０の出力信号を信号監視装置４０５によって監視する。この信号監視装置４０５による監視結果と、ノイズ付加装置４０４によって付加されたノイズ量とを関連付けることにより、Ｒｘブロック４２０が正常にデータを受信できる限界のノイズ量、すなわち、Ｒｘブロックの入力端におけるジッタトレランスを評価する。
このようなジッタトレランス測定方法を適用すれば、基準クロックにジッタが発生した場合についてのジッタトレランスをＴｘブロックおよびＲｘブロックについてそれぞれ実測することが可能である。
特開平８−５０１５６号公報
しかしながら、上述した測定方法を実施するためには、図１３に示したように、様々な測定装置を準備する必要があり、測定システムが非常に大掛かりになってしまう。また、この測定方法では、これらの測定装置とインタコネクトＬＳＩとを接続するために、極めて高精度のコネクタやソケットなどを改めて準備して、この測定のための接続そのものによるノイズの混入を避ける必要がある。このように、この測定方法の実施には、多大な労力とコストがかかるので、試作品のテストや製品の抜き取り検査などに適用することは可能であるものの、量産した製品についての全数検査などに適用することは極めて困難である。
また、ジッタを付加した入力を直接に入力可能な箇所は、図１３に示したように、ＰＬＬ４０１やＴｘブロック４１０あるいはＲｘブロック４２０の入力端に限られるので、この測定方法を適用することにより、ＰＬＬ４０１とＴｘブロック４１０あるいはＲｘブロック４２０とを組み合わせた回路部分については、その回路部分としてのジッタトレランスを評価することができるものの、Ｔｘブロック４１０やＲｘブロック４２０を構成している各部に関するジッタトレランスを個別に評価することはできない。
その一方、高速インタコネクトＬＳＩ求められる性能の向上にかかわらず、ＬＳＩの回路特性を劣化させる要因の大きさに、ここ数年目だった変化は見られていない。例えば、各回路ブロックの製造プロセスは、従来と変わらず基準値を中心に−６０％から＋５０％の範囲でばらついており、ジャンクション温度も同様に、基準値を中心に−４０度から＋５０度の範囲でばらついているのが現実である。このようなＬＳＩの製造工程における現実に基づいて、十分に規格を満たす高速インタコネクトＬＳＩを確実に量産するためには、ＬＳＩを構成する各回路ブロックについてのジッタトレランスを、製品化されたＬＳＩのほぼ全数について明確に把握することを可能とする技術が必要不可欠である。
本発明は、複数の回路ブロックから形成されている評価対象のＬＳＩにおいて、任意の回路ブロックの入力端に任意のジッタを付加し、各回路ブロックのジッタトレランスを個々に評価するジッタトレランス診断方法および装置を提供することを目的とする。
図１に、本発明にかかわるジッタトレランス診断方法の原理を示す。
図１(ａ)に示す第１のジッタトレランス診断方法は、制御手順（Ｓ１１）および監視手順（Ｓ１２）から構成される。
本発明にかかわる第１のジッタトレランス診断方法の原理は、以下の通りである。
制御手順（Ｓ１１）は、複数の回路ブロックの内所望の回路ブロックの前段に配置され、通常の機能素子の一部として動作する第一のトランジスタと、特定の制御指示に対応する組み合わせで機能素子の形成に寄与させることで入力信号に対して機能素子をその設計値と等価な動作を行わせる少なくとも一つの第二のトランジスタを備えたジッタ付加回路に、ジッタ付加回路が機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、機能素子の形成に寄与する第１のトランジスタと第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う。
図１(ａ)に示す第１のジッタトレランス診断方法は、制御手順（Ｓ１１）および監視手順（Ｓ１２）から構成される。
本発明にかかわる第１のジッタトレランス診断方法の原理は、以下の通りである。
制御手順（Ｓ１１）は、複数の回路ブロックの内所望の回路ブロックの前段に配置され、通常の機能素子の一部として動作する第一のトランジスタと、特定の制御指示に対応する組み合わせで機能素子の形成に寄与させることで入力信号に対して機能素子をその設計値と等価な動作を行わせる少なくとも一つの第二のトランジスタを備えたジッタ付加回路に、ジッタ付加回路が機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、機能素子の形成に寄与する第１のトランジスタと第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う。
監視手順（Ｓ１２）は、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する。
このような構成の第１のジッタトレランス診断方法の動作は以下の通りである。
所望の回路ブロックの前段に配置されたジッタ付加回路に、制御手順(Ｓ１１)により、適切な制御指示を所望のジッタ付加回路に入力することにより、このジッタ付加回路の後段の回路ブロックに所望の大きさのジッタを含んだ信号を入力する。また、制御手順(Ｓ１１)により、このジッタ付加回路によって発生させるジッタの大きさを変化させつつ、監視手順(Ｓ１２)によってＬＳＩの出力信号を監視することにより、この出力信号の特性が所望の規格を満足する限界に相当するジッタの大きさ、すなわち、ジッタトレランスを見つけ出すことができる。
このような構成の第１のジッタトレランス診断方法の動作は以下の通りである。
所望の回路ブロックの前段に配置されたジッタ付加回路に、制御手順(Ｓ１１)により、適切な制御指示を所望のジッタ付加回路に入力することにより、このジッタ付加回路の後段の回路ブロックに所望の大きさのジッタを含んだ信号を入力する。また、制御手順(Ｓ１１)により、このジッタ付加回路によって発生させるジッタの大きさを変化させつつ、監視手順(Ｓ１２)によってＬＳＩの出力信号を監視することにより、この出力信号の特性が所望の規格を満足する限界に相当するジッタの大きさ、すなわち、ジッタトレランスを見つけ出すことができる。
また、図１(ｂ)に示す第２のジッタトレランス診断方法は、選択手順（Ｓ２１）、置換手順(Ｓ２２)、サイズ比変更手順（Ｓ２３）および監視手順（Ｓ１３）から構成される。
本発明にかかわるジッタトレランス診断方法の原理は、以下の通りである。
選択手順(Ｓ２１)は、所望の回路ブロックとその前段の回路ブロックとの間に配置された相補型ＭＯＳ回路素子を選択する。
本発明にかかわるジッタトレランス診断方法の原理は、以下の通りである。
選択手順(Ｓ２１)は、所望の回路ブロックとその前段の回路ブロックとの間に配置された相補型ＭＯＳ回路素子を選択する。
置換手順(Ｓ２２)は、入力される比変更指示に応じて、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとをそのサイズ比を変更可能なように組み合わせた回路であって、このサイズ比を適切な値に固定することによって選択された相補型ＭＯＳ回路素子と等価な機能を果たす回路であるジッタ付加回路によって、選択されたバッファあるいはインバータを置き換える。
サイズ比変更手順(Ｓ２３)は、評価対象のＬＳＩについてジッタトレランスを測定する際に、所望の回路ブロックの前段に配置されたジッタ付加回路を形成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を、このジッタ付加回路を対応する相補型ＭＯＳ回路素子と等価な回路とするサイズ比を基準として定めた所定の範囲において変更する。
監視手順（Ｓ１３）は、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する。
このような構成の第２のジッタトレランス診断方法の動作は以下の通りである。
評価対象のＬＳＩを製造する段階において、選択手順(Ｓ２１)によって選択された相補型ＭＯＳ回路素子を、置換手段(Ｓ２２)は、サイズ比を変更可能なｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを含んで形成されたジッタ付加回路に置き換える。評価対象のＬＳＩについてジッタトレランスを測定する際に、サイズ比変更手順(Ｓ２３)は、所望の回路ブロックに対応するジッタ付加回路におけるｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を変更することにより、このジッタ付加回路を介して所望の回路ブロックに入力される信号の立ち上がり時間あるいは立ち下がり時間を、変更されたサイズ比と基準となるサイズ比との割合に応じて変動させる。このようにして、入力信号に立ち上がり時間あるいは立ち下がり時間の変動を与えることは、この変動の大きさに相当する大きさの擬似的なジッタを入力信号に付加することに相当する。監視手順(Ｓ１３)は、このようにして付加された擬似的なジッタの大きさに関連付けて、評価対象のＬＳＩの出力信号を監視する。
このような構成の第２のジッタトレランス診断方法の動作は以下の通りである。
評価対象のＬＳＩを製造する段階において、選択手順(Ｓ２１)によって選択された相補型ＭＯＳ回路素子を、置換手段(Ｓ２２)は、サイズ比を変更可能なｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを含んで形成されたジッタ付加回路に置き換える。評価対象のＬＳＩについてジッタトレランスを測定する際に、サイズ比変更手順(Ｓ２３)は、所望の回路ブロックに対応するジッタ付加回路におけるｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を変更することにより、このジッタ付加回路を介して所望の回路ブロックに入力される信号の立ち上がり時間あるいは立ち下がり時間を、変更されたサイズ比と基準となるサイズ比との割合に応じて変動させる。このようにして、入力信号に立ち上がり時間あるいは立ち下がり時間の変動を与えることは、この変動の大きさに相当する大きさの擬似的なジッタを入力信号に付加することに相当する。監視手順(Ｓ１３)は、このようにして付加された擬似的なジッタの大きさに関連付けて、評価対象のＬＳＩの出力信号を監視する。
次に、図２を参照して本発明にかかわるジッタトレランス診断装置の原理を説明する。
図２は、本発明にかかわるジッタトレランス診断装置の原理ブロック図である。
図２に示すジッタトレランス診断装置は、ジッタ付加回路１１１、付加制御手段１１２および監視手段１１３から構成される。
本発明にかかわるジッタトレランス診断装置の原理は、以下の通りである。
図２は、本発明にかかわるジッタトレランス診断装置の原理ブロック図である。
図２に示すジッタトレランス診断装置は、ジッタ付加回路１１１、付加制御手段１１２および監視手段１１３から構成される。
本発明にかかわるジッタトレランス診断装置の原理は、以下の通りである。
ジッタ付加回路１１１は、ＬＳＩを形成している複数の回路ブロックの内所望の回路ブロックの前段にそれぞれ配置されており、通常の機能素子の一部として動作する第一のトランジスタと、特定の制御指示に対応する組み合わせで機能素子の形成に寄与させることで入力信号に対して機能素子をその設計値と等価な動作を行わせる少なくとも一つの第二のトランジスタを備える。
付加制御手段１１２は、ＬＳＩを形成している複数の回路ブロックのいずれかに対応して配置されたジッタ付加回路１１１に対し、ジッタ付加回路が機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、機能素子の形成に寄与する第１のトランジスタと第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う。
付加制御手段１１２は、ＬＳＩを形成している複数の回路ブロックのいずれかに対応して配置されたジッタ付加回路１１１に対し、ジッタ付加回路が機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、機能素子の形成に寄与する第１のトランジスタと第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う。
監視手段１１３は、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する。
このような構成のジッタトレランス診断装置の動作は以下の通りである。
所望の回路ブロックについてジッタトレランスを診断する際に、付加制御手段１１２は、その回路ブロックの前段に配置されたジッタ付加回路１１１に適切な大きさのジッタを付加する旨の制御指示を入力する。例えば、付加制御手段１１２により、所定の範囲に含まれる大きさのジッタを付加する旨の制御指示をジッタ付加回路１１１に入力し、これらの制御指示によって付加されるジッタ値に関連付けて、監視手段１１３が、評価対象のＬＳＩの出力信号を監視することにより、この出力信号の特性が所望の規格を満足する限界に相当するジッタの大きさ、すなわち、ジッタトレランスを見つけ出すことができる。
このような構成のジッタトレランス診断装置の動作は以下の通りである。
所望の回路ブロックについてジッタトレランスを診断する際に、付加制御手段１１２は、その回路ブロックの前段に配置されたジッタ付加回路１１１に適切な大きさのジッタを付加する旨の制御指示を入力する。例えば、付加制御手段１１２により、所定の範囲に含まれる大きさのジッタを付加する旨の制御指示をジッタ付加回路１１１に入力し、これらの制御指示によって付加されるジッタ値に関連付けて、監視手段１１３が、評価対象のＬＳＩの出力信号を監視することにより、この出力信号の特性が所望の規格を満足する限界に相当するジッタの大きさ、すなわち、ジッタトレランスを見つけ出すことができる。
更に、図３を参照して本発明にかかわるジッタ付加回路の原理を説明する。
図３は、本発明にかかわるジッタ付加回路の原理を示す図である。
図３に示すジッタ付加回路は、相補型ＭＯＳ回路素子１２１と、サイズ比変更手段１２２とから構成される。
本発明にかかわるジッタ付加回路の原理は、以下の通りである。
図３は、本発明にかかわるジッタ付加回路の原理を示す図である。
図３に示すジッタ付加回路は、相補型ＭＯＳ回路素子１２１と、サイズ比変更手段１２２とから構成される。
本発明にかかわるジッタ付加回路の原理は、以下の通りである。
相補型ＭＯＳ回路素子１２１は、所定のサイズを有するｐ型ＭＯＳトランジスタと別の所定のサイズを有するｎ型ＭＯＳトランジスタとから形成されている。
サイズ比変更手段１２２は、入力される制御指示に応じて、相補型ＭＯＳ回路素子１２１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を変更する。
サイズ比変更手段１２２は、入力される制御指示に応じて、相補型ＭＯＳ回路素子１２１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を変更する。
このような構成のジッタ付加回路の動作は以下の通りである。
サイズ比変更手段１２２は、相補型ＭＯＳ回路素子１２１を形成すべきｐ型ＭＯＳトランジスタあるいはｎ型ＭＯＳトランジスタから、制御指示で指定されたジッタ値に相当する分を切り離すことにより、実質的に相補型ＭＯＳ回路素子１２１を形成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとの比を変更する。このようなジッタ付加回路１１１に前段の回路ブロックから出力された信号が入力されると、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比が相補型ＭＯＳ回路素子１２１として機能するために最適な基準値である場合とは異なる波形を有する出力信号が得られる。この出力信号と最適なサイズ比に基づいて形成された相補型ＭＯＳ回路素子１２１から得られるべき出力信号との間の立ち上がり時間あるいは立ち下がり時間の差は、このジッタ付加回路１１１の出力信号が入力される回路ブロックから見れば、入力信号に現れるジッタに他ならない。つまり、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を基準値からずらすことにより、ジッタ付加回路２１０を介して所望の回路ブロックに入力する信号に、サイズ比のずれの大きさに応じた大きさの擬似的なジッタを付加することができる。
サイズ比変更手段１２２は、相補型ＭＯＳ回路素子１２１を形成すべきｐ型ＭＯＳトランジスタあるいはｎ型ＭＯＳトランジスタから、制御指示で指定されたジッタ値に相当する分を切り離すことにより、実質的に相補型ＭＯＳ回路素子１２１を形成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとの比を変更する。このようなジッタ付加回路１１１に前段の回路ブロックから出力された信号が入力されると、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比が相補型ＭＯＳ回路素子１２１として機能するために最適な基準値である場合とは異なる波形を有する出力信号が得られる。この出力信号と最適なサイズ比に基づいて形成された相補型ＭＯＳ回路素子１２１から得られるべき出力信号との間の立ち上がり時間あるいは立ち下がり時間の差は、このジッタ付加回路１１１の出力信号が入力される回路ブロックから見れば、入力信号に現れるジッタに他ならない。つまり、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を基準値からずらすことにより、ジッタ付加回路２１０を介して所望の回路ブロックに入力する信号に、サイズ比のずれの大きさに応じた大きさの擬似的なジッタを付加することができる。
また更に、図３を参照して本発明にかかわるサイズ比変更手段の原理を説明する。
なお、図３に示すサイズ比変更手段１２２を、ｋ個のｎ型ＭＯＳトランジスタ１２３を備えて形成されるバッファあるいはインバータである相補型ＭＯＳ回路素子１２１を備えたジッタ付加回路１１１において、ｋ個のスイッチ１２４と、スイッチ制御手段１２５とを備えて構成することもできる。
なお、図３に示すサイズ比変更手段１２２を、ｋ個のｎ型ＭＯＳトランジスタ１２３を備えて形成されるバッファあるいはインバータである相補型ＭＯＳ回路素子１２１を備えたジッタ付加回路１１１において、ｋ個のスイッチ１２４と、スイッチ制御手段１２５とを備えて構成することもできる。
このようなサイズ比変更手段において、ｋ個のｎ型ＭＯＳトランジスタ１２３は、ｐ型ＭＯＳトランジスタのソース端子に互いに並列に接続されており、これらのｎ型ＭＯＳトランジスタ１２３の少なくとも一つとｐ型ＭＯＳトランジスタとのサイズ比は、バッファあるいはインバータとして最適に機能するための基準値よりも小さい値であり、全てのｎ型ＭＯＳトランジスタ１２３を合わせたものとｐ型ＭＯＳトランジスタとのサイズ比は、基準値と同じか大きい値である。
また、このようなサイズ比変更手段において、ｋ個のスイッチ１２４は、ｋ個のｎ型ＭＯＳトランジスタ１２３に対応して配置されており、対応するｎ型ＭＯＳトランジスタ１２３のバッファあるいはインバータへの寄与を有効とするか否かを決定する。
スイッチ制御手段１２５は、入力される制御指示に応じて適切なスイッチ１２４を選択し、選択したスイッチ１２４に対応するｎ型ＭＯＳトランジスタ１２３をバッファあるいはインバータの形成に寄与させる。
スイッチ制御手段１２５は、入力される制御指示に応じて適切なスイッチ１２４を選択し、選択したスイッチ１２４に対応するｎ型ＭＯＳトランジスタ１２３をバッファあるいはインバータの形成に寄与させる。
このような構成のサイズ比変更手段の動作は以下の通りである。
スイッチ制御手段１２５が、制御指示に応じてｋ個のスイッチ１２４を制御することにより、ｎ型ＭＯＳトランジスタ１２３それぞれを相補型ＭＯＳ回路素子１２１であるバッファあるいはインバータの形成に選択的に寄与させる。これにより、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を基準値よりも小さい値から基準値と同じか大きい値まで変化させ、そのサイズ比に応じたジッタを付加した信号を後段の回路ブロックに入力することができる。
スイッチ制御手段１２５が、制御指示に応じてｋ個のスイッチ１２４を制御することにより、ｎ型ＭＯＳトランジスタ１２３それぞれを相補型ＭＯＳ回路素子１２１であるバッファあるいはインバータの形成に選択的に寄与させる。これにより、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を基準値よりも小さい値から基準値と同じか大きい値まで変化させ、そのサイズ比に応じたジッタを付加した信号を後段の回路ブロックに入力することができる。
更に、図４を参照して本発明にかかわる第２のジッタトレランス診断装置の原理を説明する。
図４は、本発明にかかわる第２のジッタトレランス診断装置の原理を示す図である。
図４に示す第２のジッタトレランス診断装置は、固定トランジスタ１３１とｍ個の可変トランジスタ１３２を備えたバッファあるいはインバータ１３０およびｍ個のスイッチ１３３を備えたジッタ付加回路１１１と、制御指示作成手段１３４および回路選択手段１３５を備えた付加制御手段１１２とから構成される。
図４は、本発明にかかわる第２のジッタトレランス診断装置の原理を示す図である。
図４に示す第２のジッタトレランス診断装置は、固定トランジスタ１３１とｍ個の可変トランジスタ１３２を備えたバッファあるいはインバータ１３０およびｍ個のスイッチ１３３を備えたジッタ付加回路１１１と、制御指示作成手段１３４および回路選択手段１３５を備えた付加制御手段１１２とから構成される。
本発明にかかわる第２のジッタトレランス診断装置の原理は、以下の通りである。なお、図４は、ジッタ付加回路１１１をインバータに基づいて形成した場合の回路を示している。
ジッタ付加回路１１１に備えられた固定トランジスタ１３１は、バッファあるいはインバータ１３０を構成するｐ型ＭＯＳトランジスタに直列に接続されており、所定のサイズＳを有するｎ型ＭＯＳトランジスタとしてバッファあるいはインバータ１３０の機能に寄与する。
ジッタ付加回路１１１に備えられた固定トランジスタ１３１は、バッファあるいはインバータ１３０を構成するｐ型ＭＯＳトランジスタに直列に接続されており、所定のサイズＳを有するｎ型ＭＯＳトランジスタとしてバッファあるいはインバータ１３０の機能に寄与する。
ジッタ付加回路１１１に備えられたｍ個の可変トランジスタ１３２は、それぞれサイズＳｉ(ｉ=１〜ｍ)を有するｎ型ＭＯＳトランジスタであり、固定トランジスタ１３１に並列に接続されている。
ジッタ付加回路１１１に備えられたｍ個のスイッチ１３３は、ｍ個の可変トランジスタ１３２に対応して配置されており、制御指示に応じて、対応する可変トランジスタ１３２のゲート端子に入力信号電圧を印加するか否かを決定する。
ジッタ付加回路１１１に備えられたｍ個のスイッチ１３３は、ｍ個の可変トランジスタ１３２に対応して配置されており、制御指示に応じて、対応する可変トランジスタ１３２のゲート端子に入力信号電圧を印加するか否かを決定する。
付加制御手段１１２に備えられた制御指示作成手段１３４は、所望のジッタ値に応じてｍビットの制御指示を作成する。
付加制御手段１１２に備えられた回路選択手段１３５は、所望のジッタ付加回路１１１に備えられたｍ個のスイッチ１３３に制御指示を形成している各ビットの信号を各スイッチ１３３に対する制御指示として入力する。
付加制御手段１１２に備えられた回路選択手段１３５は、所望のジッタ付加回路１１１に備えられたｍ個のスイッチ１３３に制御指示を形成している各ビットの信号を各スイッチ１３３に対する制御指示として入力する。
このような構成のジッタトレランス診断装置の動作は以下の通りである。
制御指示作成手段１３４によって作成された制御指示の各ビットは、回路選択手段１３５によって所望のジッタ付加回路１１１に備えられたｍ個のスイッチ１３３に入力され、これに応じて各スイッチ１３３のオン／オフが決定される。これらのスイッチ１３３に関するオン／オフの組み合わせを変えれば、当然ながら、対応する可変トランジスタ１３２の組み合わせが変化するので、バッファあるいはインバータ１３０の形成に寄与するｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのサイズ比を、固定トランジスタ１３１のサイズに相当する最小値Ｓに対応する値から全ての可変トランジスタ１３２を寄与させた場合に相当する最大値Ｓ＋ΣＳi(ｉ=１〜ｍ)に対応する値まで離散的に変化させることができる。
制御指示作成手段１３４によって作成された制御指示の各ビットは、回路選択手段１３５によって所望のジッタ付加回路１１１に備えられたｍ個のスイッチ１３３に入力され、これに応じて各スイッチ１３３のオン／オフが決定される。これらのスイッチ１３３に関するオン／オフの組み合わせを変えれば、当然ながら、対応する可変トランジスタ１３２の組み合わせが変化するので、バッファあるいはインバータ１３０の形成に寄与するｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのサイズ比を、固定トランジスタ１３１のサイズに相当する最小値Ｓに対応する値から全ての可変トランジスタ１３２を寄与させた場合に相当する最大値Ｓ＋ΣＳi(ｉ=１〜ｍ)に対応する値まで離散的に変化させることができる。
更に、図４に示したジッタ付加回路１１１に備えられるｍ個の可変トランジスタ１３２を、それぞれサイズＳi(ｉ=１〜ｍ)＝２i-1×Ｓを有する構成としてもよい。
このような構成の可変トランジスタの動作は以下の通りである。
スイッチ１３３に関するオン／オフの組み合わせに応じて、対応する可変トランジスタ１３２の組み合わせがバッファあるいはインバータ１３０の形成に寄与するので、バッファあるいはインバータ１３０の形成に寄与するｎ型ＭＯＳトランジスタのサイズは、固定トランジスタ１３１のサイズに相当する最小値Ｓから最大値２ｍ×Ｓまで刻みＳで離散的に変化する。
このような構成の可変トランジスタの動作は以下の通りである。
スイッチ１３３に関するオン／オフの組み合わせに応じて、対応する可変トランジスタ１３２の組み合わせがバッファあるいはインバータ１３０の形成に寄与するので、バッファあるいはインバータ１３０の形成に寄与するｎ型ＭＯＳトランジスタのサイズは、固定トランジスタ１３１のサイズに相当する最小値Ｓから最大値２ｍ×Ｓまで刻みＳで離散的に変化する。
本発明にかかわる第1のジッタトレランス診断方法および第1のジッタトレランス診断装置よれば、複数の回路ブロックから形成されている評価対象のＬＳＩにおいて、任意の回路ブロックの入力端に任意のジッタを付加することにより、ＬＳＩ全体のジッタトレランスはもちろん、ＬＳＩを構成する各回路ブロックのジッタトレランスを個々に評価することもできる。
また、本発明にかかわる第2のジッタトレランス診断方法およびジッタトレランス診断装置によれば、任意のジッタを付加可能なジッタ付加回路に、評価対象のＬＳＩが本来の機能を果たす上で必要とされる素子としての役割を果たさせることができるので、評価対象のＬＳＩの性能を維持しつつ、ジッタトレランスの診断を実現することを目的とする。
更に、本発明にかかわる第3のジッタトレランス診断装置によれば、評価対象のＬＳＩに組み込まれたジッタ付加回路によって、実用的な範囲で可変なジッタを簡単な制御コードに応じて発生させることができるので、ジッタトレランスの診断を十分な精度をもって実現することができる。
更に、本発明にかかわる第3のジッタトレランス診断装置によれば、評価対象のＬＳＩに組み込まれたジッタ付加回路によって、実用的な範囲で可変なジッタを簡単な制御コードに応じて発生させることができるので、ジッタトレランスの診断を十分な精度をもって実現することができる。
また、このようにして、個々の回路ブロックについて個別にジッタトレランスを評価することにより、高速インタコネクトＬＳＩなどのように極めてジッタマージンの狭いＬＳＩの設計に、有効なフィードバックを与え、このような回路の設計分野において大きく貢献することができる。
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
以下、本発明にかかるジッタトレランス診断装置の最良の実施形態について説明する。
図５に、本発明にかかるジッタトレランス診断装置の実施形態を示す。
なお、図５に示す各部のうち、図１３に示した各部と同等のものについては、同一の符号を付して示し、その説明を省略する。
以下、本発明にかかるジッタトレランス診断装置の最良の実施形態について説明する。
図５に、本発明にかかるジッタトレランス診断装置の実施形態を示す。
なお、図５に示す各部のうち、図１３に示した各部と同等のものについては、同一の符号を付して示し、その説明を省略する。
図５に示したインタコネクトＬＳＩにおいて、このインタコネクトＬＳＩにおいて、基準クロックは、ジッタ付加回路２０１ａを介してＰＬＬ４０１に入力されている。また、このＰＬＬ４０１によって生成されたクロック信号は、ジッタ付加回路２０１ｂ，２０１ｃをそれぞれ介してＴｘブロック４１０およびＲｘブロック４２０に入力される。また、図５に示したインタコネクトＬＳＩにおいて、分配回路２０２は、外部から入力されるセレクトコードに基づいてイネーブル信号を生成し、上述した３つのジッタ付加回路２０１ａ,２０１ｂ,２０１ｃのそれぞれに対応するイネーブル信号を入力する。また、この分配回路２０２は、外部から入力される制御コードを、後述する手順に従って、上述した３つのジッタ付加回路２０１ａ,２０１ｂ,２０１ｃに入力する。以下、これらのジッタ付加回路２０１ａ,２０１ｂ,２０１ｃを総称する際には、単に、ジッタ付加回路２０１と称する。
また、図５に示した制御コード生成装置２０３は、後述する手順に従って所定の範囲の数値を示す制御コードと、上述した３つのジッタ付加回路２０１のいずれかを示すセレクトコードとを生成し、インタコネクトＬＳＩに設けられた制御情報用の入力端子を介してこの制御コードおよびセレクトコードを分配回路２０２に入力する。一方、図５に示したノイズ測定装置２０４は、Ｔｘブロック４１０から出力されるデータ信号あるいはＲｘブロック４２０から出力されるデータ信号に混入しているノイズ成分の大きさを測定し、制御コード生成装置２０３から受け取った制御コードおよびセレクトコードと関連付けて出力する。
次に、ジッタ付加回路の詳細構成について説明する。
図６に、ジッタ付加回路の詳細構成を示す。
図６に示したジッタ付加回路において、バッファ２１１は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとから形成された一つのインバータと、固定トランジスタ１３１と３個の可変トランジスタ１３２1〜１３２3とをｐ型ＭＯＳトランジスタのソース端子に並列に接続して形成されたもう一つのインバータとから構成されている。図６に示した固定トランジスタ１３１およびｍ個の可変トランジスタ１３２1〜１３２3は、いずれもｎ型ＭＯＳトランジスタであり、これらのｎ型ＭＯＳトランジスタのソース端子はそれぞれ接地されている。また、３個の可変トランジスタ１３２1〜１３２3それぞれのサイズＳiは、固定トランジスタ１３１のサイズＳを用いて、式(１)のように表される。
図６に、ジッタ付加回路の詳細構成を示す。
図６に示したジッタ付加回路において、バッファ２１１は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとから形成された一つのインバータと、固定トランジスタ１３１と３個の可変トランジスタ１３２1〜１３２3とをｐ型ＭＯＳトランジスタのソース端子に並列に接続して形成されたもう一つのインバータとから構成されている。図６に示した固定トランジスタ１３１およびｍ個の可変トランジスタ１３２1〜１３２3は、いずれもｎ型ＭＯＳトランジスタであり、これらのｎ型ＭＯＳトランジスタのソース端子はそれぞれ接地されている。また、３個の可変トランジスタ１３２1〜１３２3それぞれのサイズＳiは、固定トランジスタ１３１のサイズＳを用いて、式(１)のように表される。
Ｓi＝２i-1×Ｓ ・・・（１）
なお、固定トランジスタ１３１のサイズＳは、例えば、ｐ型ＭＯＳトランジスタのサイズＳｐの４分の１とすればよい。
また、固定トランジスタ１３１のゲート端子には、前段のインバータの出力信号が入力されており、一方、３個の可変トランジスタ１３２1〜１３２3のゲート端子には、それぞれＭＯＳトランジスタ２１２1〜２１２3を介して前段のインバータの出力信号が入力されている。また、図６において、これらのＭＯＳトランジスタ２１２1 〜２１２3 のゲート端子には、それぞれＭＯＳトランジスタ２１３1〜２１３3のドレイン端子が接続されており、イネーブル信号に応じて、これらのＭＯＳトランジスタ２１３1〜２１３3がオン状態となったときに、ＭＯＳトランジスタ２１２1〜２１２3のゲート端子に制御コードの対応するビット値に相当する信号電圧が印加される。
なお、固定トランジスタ１３１のサイズＳは、例えば、ｐ型ＭＯＳトランジスタのサイズＳｐの４分の１とすればよい。
また、固定トランジスタ１３１のゲート端子には、前段のインバータの出力信号が入力されており、一方、３個の可変トランジスタ１３２1〜１３２3のゲート端子には、それぞれＭＯＳトランジスタ２１２1〜２１２3を介して前段のインバータの出力信号が入力されている。また、図６において、これらのＭＯＳトランジスタ２１２1 〜２１２3 のゲート端子には、それぞれＭＯＳトランジスタ２１３1〜２１３3のドレイン端子が接続されており、イネーブル信号に応じて、これらのＭＯＳトランジスタ２１３1〜２１３3がオン状態となったときに、ＭＯＳトランジスタ２１２1〜２１２3のゲート端子に制御コードの対応するビット値に相当する信号電圧が印加される。
以下、可変トランジスタ１３２1〜１３２3、ＭＯＳトランジスタ２１２1〜２１２3およびＭＯＳトランジスタ２１３1〜２１３3を総称する際は、それぞれ単に、可変トランジスタ１３２、ＭＯＳトランジスタ２１２およびＭＯＳトランジスタ２１３と称する。
以下に、図２、図３および図４に示した各手段と、図５および図６に示した各部との対応関係を示す。
以下に、図２、図３および図４に示した各手段と、図５および図６に示した各部との対応関係を示す。
図５に示したジッタ付加回路２０１は、図２に示したジッタ付加回路１１１に相当する。図５に示したＰＬＬ４０１,Ｔｘブロック４１０およびＲｘブロック４２０のそれぞれは、図２に示した回路ブロックに相当する。また、図５に示した分配回路２０２および制御コード生成装置２０３は、図２に示した付加制御手段１１２に相当する。図５に示したノイズ測定装置２０４は、図２に示した監視手段１１３に相当する。また、図６に示したＭＯＳトランジスタ２１２は、図３に示したスイッチ１２４あるいは図４に示したスイッチ１３３に相当する。一方、図６に示したＭＯＳトランジスタ２１３は、図３に示したスイッチ制御手段１２５に相当する。また、図５に示した分配回路２０２が生成したイネーブル信号に応じて、図６に示したＭＯＳトランジスタ２１３が動作することにより、図４に示した回路選択手段１２５の機能を実現している。また、図５に示した制御コード生成装置２０３は、図４に示した制御指示作成手段１２４に相当する。
なお、図５に示したインタコネクトＬＳＩには、製造段階において、図６に示したような構成のジッタ付加回路２０１が組み込まれている。このことは、評価対象のＬＳＩであるインタコネクトＬＳＩの製造段階において、図１(ａ)に示した配置手順(Ｓ１１)が完了していることを示している。
また、一般的なインタコネクトの設計において、図１１に示したＰＬＬ４０１とＴｘブロック４１０あるいはＲｘブロック４２０との間には、しばしば複数段のインバータやバッファが配置される。したがって、図５に示したジッタ付加回路２０１は、このような一般的な設計によってＰＬＬ４０１やＴｘブロック４１０、Ｒｘブロック４２０の前段に配置されたインバータあるいはバッファを選択的に置き換えたものと捉えることもできる。このことは、図５に示したインタコネクトＬＳＩの製造段階において、図１(ｂ)に示した選択手順(Ｓ２１)および置換手順(Ｓ２２)が完了していることを示している。
また、一般的なインタコネクトの設計において、図１１に示したＰＬＬ４０１とＴｘブロック４１０あるいはＲｘブロック４２０との間には、しばしば複数段のインバータやバッファが配置される。したがって、図５に示したジッタ付加回路２０１は、このような一般的な設計によってＰＬＬ４０１やＴｘブロック４１０、Ｒｘブロック４２０の前段に配置されたインバータあるいはバッファを選択的に置き換えたものと捉えることもできる。このことは、図５に示したインタコネクトＬＳＩの製造段階において、図１(ｂ)に示した選択手順(Ｓ２１)および置換手順(Ｓ２２)が完了していることを示している。
次に、図５に示したジッタトレランス診断装置の動作を説明する。
図７に、ジッタトレランス診断装置の動作を表す流れ図を示す。
以下の記述では、図５乃至図７を適宜参照されたい。
図５に示した制御コード生成装置２０３は、まず、前段にジッタ付加回路２０１が配置された回路ブロックの一つを選択し、選択した回路ブロックに対応するジッタ付加回路２０１を示すセレクトコードを分配回路２０２に入力する(ステップ３０１)。次に、制御コード生成装置２０３は、数値「０」から数値「２３」までの範囲の数値を表す３ビットの制御コードを順次に生成し、分配回路２０２を介して各ジッタ付加回路２０１に入力する(ステップ３０２)。
図７に、ジッタトレランス診断装置の動作を表す流れ図を示す。
以下の記述では、図５乃至図７を適宜参照されたい。
図５に示した制御コード生成装置２０３は、まず、前段にジッタ付加回路２０１が配置された回路ブロックの一つを選択し、選択した回路ブロックに対応するジッタ付加回路２０１を示すセレクトコードを分配回路２０２に入力する(ステップ３０１)。次に、制御コード生成装置２０３は、数値「０」から数値「２３」までの範囲の数値を表す３ビットの制御コードを順次に生成し、分配回路２０２を介して各ジッタ付加回路２０１に入力する(ステップ３０２)。
例えば、ステップ３０１においてＴｘブロック４１０が選択されて、対応するジッタ付加回路２０１ｂを示すセレクトコードが分配回路２０２に入力されると、分配回路２０２により、ジッタ付加回路２０１ｂによるサイズ比変更動作を有効とする旨のイネーブル信号が生成され、このイネーブル信号がジッタ付加回路２０１ｂに入力される。このイネーブル信号の入力に応じて、ジッタ付加回路２０１ｂに備えられたＭＯＳトランジスタ２１３(図６参照)はオン状態となり、ステップ３０２において制御コード生成装置２０３によって生成された制御コードの各ビットに対応する電圧が対応するＭＯＳトランジスタ２１２のゲート端子に印加される。これにより、制御コードを形成する各ビットのうち、論理「１」であるビットに対応するＭＯＳトランジスタ２１２はオン状態となり、対応する可変トランジスタ１３２のゲート端子に入力信号に対応する電圧値が入力される。このようにして、制御コードに応じて、所望の可変トランジスタ１３２を、固定トランジスタ１３１とともにバッファ２１１を形成するｎ型ＭＯＳトランジスタの一部として寄与させることにより、バッファ２１１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタに関するサイズ比を変更する。
例えば、制御コードを形成する各ビットＣ１,Ｃ２,Ｃ３がともに論理「０」であった場合には、全ての可変トランジスタ１３２は入力信号から切り離され、固定トランジスタ１３１のみがバッファ２１１の形成に寄与する。この場合は、固定トランジスタ１３１と相補結合しているｐ型ＭＯＳトランジスタのサイズＳｐと、固定トランジスタ１３１のサイズＳとの比が、バッファ２１１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタに関するサイズ比となる。ここで、固定トランジスタ１３１のサイズＳがｐ型ＭＯＳトランジスタのサイズＳｐの４分の１である場合は、上述した制御コードの入力に応じて、バッファ２１１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのサイズ比は４対１となり、一般的なＣＭＯＳで形成されたバッファにおけるサイズ比(２対１)から大幅にずれることになる。
このようにして、バッファ２１１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタに関するサイズ比を、バッファ２１１がバッファとしての機能を果たすために最適なサイズ比からずらすことは、当然ながら、このバッファ２１１の出力信号に影響を及ぼす。つまり、このバッファ２１１の出力信号における立ち上がり時間ｔｒaおよび立ち下がり時間ｔｆaは、図８に符号(ａ)を付して示した信号波形において示すように、このバッファ２１１がバッファとして最適に機能するときの基準となる信号波形(図８において符号(ｂ)を付して示す)における対応する値ｔｒr，ｔｆrから変化させられる。これにより、このバッファ２１１の出力信号のデューティー比も、立ち上がり時間および立ち下がり時間の基準値からのずれに応じて変化する。このようなデューティー比のずれは、後段の回路ブロックから見ると、バッファ２１１によって発生したジッタと同等のものである。ここで、上述したようにして変更されたサイズ比と基準となるサイズ比とのずれの大きさと、このずれによって発生するデューティー比の変化量(すなわちジッタ値)との間には相関関係がある。したがって、上述したようにして、バッファ２１１の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタに関するサイズ比を変更することにより、サイズ比のずれに応じた大きさのジッタを、バッファ２１１への入力信号に付加して後段の回路ブロック(例えば、Ｔｘブロック４１０)に入力することができる。
このようなジッタが付加された信号の入力に応じて、Ｔｘブロック４１０から出力された信号は、インタコネクトＬＳＩに備えられている出力端子を介してノイズ測定装置２０４に入力される(図５参照)。これに応じて、ノイズ測定装置２０４は、この出力信号に含まれているノイズ成分の大きさを測定する(ステップ３０３)。次いで、ノイズ測定装置２０４は、制御コード生成装置２０３から受け取ったセレクトコードに対応する回路ブロックについての測定結果の一部として、ステップ３０３で得られたノイズ値と、制御コード生成装置２０３から受け取った制御コードに相当するジッタ値に対応付けて蓄積する(ステップ３０４)。なお、制御コードとジッタ値との対応関係は、制御コードに対応するサイズ比とジッタ値との関係に基づいて、予め求めておけばよい。
次に、制御コード生成装置２０３は、全ての制御コードの生成を完了したか否かを判定し(ステップ３０５)、まだ生成していない制御コードがある場合は(ステップ３０５の否定判定)、ステップ３０２に戻って次の制御コードを生成して分配回路２０２に入力する。
このようにして、制御コード生成装置２０３により、３ビットの組み合わせで生成可能な全ての制御コードを生成し、分配回路２０２を介して順次にジッタ付加回路２０１に入力する。これにより、このジッタ付加回路２０１内部のバッファ２１１に形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を、制御コード「０００」に相当する４対１から制御コード「１１１」に相当する１対２まで離散的に変化させ、このジッタ付加回路２０１により、それぞれのサイズ比に相当するジッタを入力信号に付加させて、Ｔｘブロック４１０に渡すことができる。そして、各サイズ比に相当するジッタが付加されているときに、Ｔｘブロック４１０の出力信号に含まれているノイズ成分の大きさがノイズ測定装置２０４によって測定され、ジッタ値に対応して順次に蓄積される。
このようにして、制御コード生成装置２０３により、３ビットの組み合わせで生成可能な全ての制御コードを生成し、分配回路２０２を介して順次にジッタ付加回路２０１に入力する。これにより、このジッタ付加回路２０１内部のバッファ２１１に形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を、制御コード「０００」に相当する４対１から制御コード「１１１」に相当する１対２まで離散的に変化させ、このジッタ付加回路２０１により、それぞれのサイズ比に相当するジッタを入力信号に付加させて、Ｔｘブロック４１０に渡すことができる。そして、各サイズ比に相当するジッタが付加されているときに、Ｔｘブロック４１０の出力信号に含まれているノイズ成分の大きさがノイズ測定装置２０４によって測定され、ジッタ値に対応して順次に蓄積される。
このようにして、全ての制御コードについての測定が完了したときに(ステップ３０５の肯定判定)、ノイズ測定装置２０４は、ジッタ値の変化に対応するノイズ成分の大きさの変化を調べ、ノイズ成分の大きさが規格によって定められた限界を超えない最大のジッタ値、すなわち、ジッタトレランスを見つけ出す(ステップ３０６)。
その後、制御コード生成装置２０３は、全ての回路ブロックについて処理を完了したか否かを判定し(ステップ３０７)、否定判定の場合は、ステップ３０１に戻って新たな回路ブロックに関する処理を開始し、一方、肯定判定の場合は、ジッタトレランスの測定処理を終了する。
その後、制御コード生成装置２０３は、全ての回路ブロックについて処理を完了したか否かを判定し(ステップ３０７)、否定判定の場合は、ステップ３０１に戻って新たな回路ブロックに関する処理を開始し、一方、肯定判定の場合は、ジッタトレランスの測定処理を終了する。
このように、本発明にかかわるジッタトレランス診断装置によれば、評価対象のＬＳＩの内部に組み込まれたジッタ付加回路を、制御コードに従って動作させることにより、所望の回路ブロックに所望の大きさのジッタを付加した信号を入力し、その回路ブロックについてのジッタトレランスを個別的に見つけ出すことができる。
このとき、評価対象のＬＳＩにジッタを含んだ信号を入力するために、シンセサイザなどの高価な装置も、また、外部からの信号を忠実に評価対象のＬＳＩに伝達するための高精度なインタフェースも不要である。本発明にかかわるジッタトレランス診断装置による測定を実現するために必要な機材は、簡単な制御コードとセレクトコードを生成する制御コード生成装置２０３とノイズ測定装置２０４のみであり、これらの装置と評価対象のＬＳＩとのインタフェースは、このＬＳＩが実装される際に使われる程度の精度を持ったコネクタやソケットがあれば十分である。このように、本発明にかかわるジッタトレランス診断装置を適用するために必要とされる労力およびコストは、従来の測定方式において必要とされる機材やインタフェースの準備に要する労力およびコストに比べて極めて少ない。したがって、本発明のジッタトレランス診断装置によれば、量産された高速インタコネクトＬＳＩの全数検査を行なうことも十分に可能である。
このとき、評価対象のＬＳＩにジッタを含んだ信号を入力するために、シンセサイザなどの高価な装置も、また、外部からの信号を忠実に評価対象のＬＳＩに伝達するための高精度なインタフェースも不要である。本発明にかかわるジッタトレランス診断装置による測定を実現するために必要な機材は、簡単な制御コードとセレクトコードを生成する制御コード生成装置２０３とノイズ測定装置２０４のみであり、これらの装置と評価対象のＬＳＩとのインタフェースは、このＬＳＩが実装される際に使われる程度の精度を持ったコネクタやソケットがあれば十分である。このように、本発明にかかわるジッタトレランス診断装置を適用するために必要とされる労力およびコストは、従来の測定方式において必要とされる機材やインタフェースの準備に要する労力およびコストに比べて極めて少ない。したがって、本発明のジッタトレランス診断装置によれば、量産された高速インタコネクトＬＳＩの全数検査を行なうことも十分に可能である。
なお、図６に示したようなジッタ付加回路は、通常のバッファあるいはインバータと同程度のサイズに集積可能であるので、本来のインタコネクトＬＳＩの設計において配置されていたバッファあるいはインバータに置き換えて実装することが十分に可能である。また、インタコネクトＬＳＩの運用状態においては、各ジッタ付加回路２０１において、バッファ２１１の形成に適切な可変ＭＯＳトランジスタ１３２を寄与させ、通常のバッファとして機能させるために最適なサイズ比を実現すれば、ジッタ付加回路２０１によって本来のバッファを置き換えたことによって、インタコネクトＬＳＩの性能が損なわれることはない。
周知の通り、バッファやインバータは、インタコネクトＬＳＩを始めとする大規模集積回路において、回路ブロックの境界に元々多数が配置されている。したがって、バッファあるいはインバータの構成を基礎としてジッタ付加回路を構成したことにより、ジッタ付加回路を配置する際の自由度を特に向上することができる。
また、上述したジッタ付加機能を組み込む回路素子は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを組み合わせた相補型ＭＯＳ回路素子であればよいので、必ずしも、図３に示した構成を持つインバータや図６に示した構成を持つバッファに限らない。例えば、ジッタ付加機能を相補型の差動バッファに組み込むことも可能である。
また、上述したジッタ付加機能を組み込む回路素子は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを組み合わせた相補型ＭＯＳ回路素子であればよいので、必ずしも、図３に示した構成を持つインバータや図６に示した構成を持つバッファに限らない。例えば、ジッタ付加機能を相補型の差動バッファに組み込むことも可能である。
図９に、ジッタ付加回路の別実施形態を示す。
なお、図９に示す構成要素のうち、図６に示した構成要素と同等のものについては、図６に示した構成要素に付された符号と同一の符号を付して示し、説明を省略する。
図９に示したジッタ付加回路２０１において、差動バッファは、ｐ型ＭＯＳトランジスタｐａ、ｐｂとｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂ，ｎ２ａ，ｎ２ｂとから形成されている。また、図９において、ｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂは、図６に示した後段のインバータを構成するｎ型ＭＯＳトランジスタと同様に、固定トランジスタ１３１と３個の可変トランジスタ１３２1〜１３２3とから構成されている。なお、図９においては、ｎ型ＭＯＳトランジスタｎ１ａについてのみ詳細構成を示し、ｎ型ＭＯＳトランジスタｎ１ｂについては、詳細構成を省略し、ブロックで示した。
なお、図９に示す構成要素のうち、図６に示した構成要素と同等のものについては、図６に示した構成要素に付された符号と同一の符号を付して示し、説明を省略する。
図９に示したジッタ付加回路２０１において、差動バッファは、ｐ型ＭＯＳトランジスタｐａ、ｐｂとｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂ，ｎ２ａ，ｎ２ｂとから形成されている。また、図９において、ｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂは、図６に示した後段のインバータを構成するｎ型ＭＯＳトランジスタと同様に、固定トランジスタ１３１と３個の可変トランジスタ１３２1〜１３２3とから構成されている。なお、図９においては、ｎ型ＭＯＳトランジスタｎ１ａについてのみ詳細構成を示し、ｎ型ＭＯＳトランジスタｎ１ｂについては、詳細構成を省略し、ブロックで示した。
このように構成されたジッタ付加回路２０１に、適切な制御コードを入力すれば、この制御コードに応じて、ｎ型ＭＯＳトランジスタ２１３1〜２１３3およびｎ型ＭＯＳトランジスタ２１３1〜２１３3がそれぞれ動作し、ｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂに備えられた３個の可変トランジスタ１３２1〜１３２3の中の制御コードに対応するものをｎ型ＭＯＳトランジスタｎ１の形成に寄与させることができる。これにより、ｐ型ＭＯＳトランジスタｐａのサイズと、ｎ型ＭＯＳトランジスタｎ１ａ、ｎ２ａのサイズの和との比率およびｐ型ＭＯＳトランジスタｐｂのサイズと、ｎ型ＭＯＳトランジスタｎ１ｂ、ｎ２ｂのサイズの和との比率を同じ割合で変化させ、この差動バッファの出力に所望のジッタを発生させることができる。
なお、図９に示したジッタ付加回路２０１を差動バッファとして動作させる場合には、ｐ型ＭＯＳトランジスタｐａのサイズと、ｎ型ＭＯＳトランジスタｎ１ａ、ｎ２ａのサイズの和との比率が２対１となるように、適切な可変トランジスタ１３２をｎ型ＭＯＳトランジスタｎ１ａの形成に寄与させればよい。
また、上述したようにしてｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂのサイズを変更する代わりに、ｎ型ＭＯＳトランジスタｎ２ａ，ｎ２ｂあるいはｐ型ＭＯＳトランジスタｐａ、ｐｂのサイズを変更してもよい。更に、これらの全てのサイズを変更してもよい。
また、上述したようにしてｎ型ＭＯＳトランジスタｎ１ａ，ｎ１ｂのサイズを変更する代わりに、ｎ型ＭＯＳトランジスタｎ２ａ，ｎ２ｂあるいはｐ型ＭＯＳトランジスタｐａ、ｐｂのサイズを変更してもよい。更に、これらの全てのサイズを変更してもよい。
上述したように、図３、図６あるいは図９に示したジッタ付加回路においては、ジッタ付加回路を構成するｐ型ＭＯＳトランジスタあるいはｎ型ＭＯＳトランジスタのサイズを変更した結果として、バッファ、インバータに代表される相補型ＭＯＳ回路素子を構成するｐ型ＭＯＳトランジスタのサイズとｎ型ＭＯＳトランジスタのサイズとのバランスが崩れることにより、ジッタを発生させている。したがって、もちろん、バッファやインバータにジッタ付加機能を組み込んだジッタ付加回路において、ｎ型ＭＯＳトランジスタのサイズを変更する代わりに、ｐ型ＭＯＳトランジスタのサイズを変更しても良いし、両方のサイズを同時に変更してもよい。
次に、インタコネクトＬＳＩに備えられるＴｘブロックやＲｘブロックを形成する回路素子について、更に詳細にジッタトレランスを診断する方法について説明する。
図１０に、ジッタ付加回路の配置例を示す。
なお、図１０に示した構成要素のうち、図１２に示した構成要素と同等のものについては、図１２に示した構成要素に付された符号と同一の符号を付して示し、説明を省略する。
図１０に、ジッタ付加回路の配置例を示す。
なお、図１０に示した構成要素のうち、図１２に示した構成要素と同等のものについては、図１２に示した構成要素に付された符号と同一の符号を付して示し、説明を省略する。
図１０に示したＴｘブロック４１０において、クロック生成器４１４の後段やシリアライザ４１２とドライバ４１３との境界にジッタ付加回路２０１を配置する。そして、これらのジッタ付加回路２０１にそれぞれ制御コードを入力し、所望のジッタを発生させた状態でＴｘブロック４１０の出力信号を監視することにより、Ｔｘブロック４１０を形成している回路素子それぞれについて、ジッタトレランスを個別に測定することが可能である。
また、同様に、Ｒｘブロック４２０において、クロック生成器４２４の後段やデシリアライザ４２２とレシーバ４２３との境界にジッタ付加回路２０１を配置する。そして、これらのジッタ付加回路２０１にそれぞれ制御コードを入力し、所望のジッタを発生させた状態でＲｘブロック４２０の出力信号を監視することにより、Ｒｘブロック４２０を形成している回路素子それぞれについて、ジッタトレランスを個別に測定することが可能である。
なお、上述した実施形態において述べたように、バッファあるいはインバータの回路を変形したジッタ付加回路によって擬似的なジッタを生成する代わりに、ＰＬＬを用いて真のジッタを発生する回路をジッタ付加回路として実装してもよい。
このようなジッタ付加回路の例としては、図１１に示すように、制御コードに応じた分周比に従って分周回路２３１によって出力信号を分周し、得られた信号を位相比較回路２３２の制御入力とする構成が考えられる。
このようなジッタ付加回路の例としては、図１１に示すように、制御コードに応じた分周比に従って分周回路２３１によって出力信号を分周し、得られた信号を位相比較回路２３２の制御入力とする構成が考えられる。
以上の説明に関して、更に、以下の各項を開示する。
（付記１） 所望の回路ブロックの前段にそれぞれ配置され、指定された大きさのジッタを発生する機能を備えたジッタ付加回路に、所望の大きさのジッタを発生させる旨の制御指示を入力する制御手順と、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手順とを備えたジッタトレランス診断方法。
（付記１） 所望の回路ブロックの前段にそれぞれ配置され、指定された大きさのジッタを発生する機能を備えたジッタ付加回路に、所望の大きさのジッタを発生させる旨の制御指示を入力する制御手順と、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手順とを備えたジッタトレランス診断方法。
（付記２） 所望の回路ブロックとその前段の回路ブロックとの間に配置された相補型ＭＯＳ回路素子を選択する選択手順と、入力される比変更指示に応じて、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとをそのサイズ比を変更可能なように組み合わせたジッタ付加回路によって、選択された相補型ＭＯＳ回路素子を置き換える置換手順と、評価対象のＬＳＩについてジッタトレランスを診断する際に、所望の回路ブロックの前段に配置されたジッタ付加回路を形成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を、このジッタ付加回路に対応する相補型ＭＯＳ回路素子におけるサイズ比を所定の範囲において変更するサイズ比変更手順と、評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手順とを備えたジッタトレランス診断方法。
（付記３） 選択手順は、複数の回路ブロックにおける所望の回路ブロックとその前段の回路ブロックとの間に配置されたバッファあるいはインバータを選択する構成の付記２に記載のジッタトレランス診断方法。
（付記４） ＬＳＩを形成している複数の回路ブロックの少なくとも一つの前段にそれぞれ配置され、入力される制御指示に対応する大きさのジッタを前段の回路ブロックから受け取った信号に付加して出力するジッタ付加回路と、各ジッタ付加回路に、所望の大きさのジッタを付加する旨の制御指示を入力する付加制御手段と、評価対象のＬＳＩから出力される出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手段とから構成されるジッタトレランス診断装置。
（付記４） ＬＳＩを形成している複数の回路ブロックの少なくとも一つの前段にそれぞれ配置され、入力される制御指示に対応する大きさのジッタを前段の回路ブロックから受け取った信号に付加して出力するジッタ付加回路と、各ジッタ付加回路に、所望の大きさのジッタを付加する旨の制御指示を入力する付加制御手段と、評価対象のＬＳＩから出力される出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手段とから構成されるジッタトレランス診断装置。
（付記５） 所定のサイズを有するｐ型ＭＯＳトランジスタと別の所定のサイズを有するｎ型ＭＯＳトランジスタとから形成される相補型ＭＯＳ回路素子と、入力される制御指示に応じて、この相補型ＭＯＳ回路素子の形成に寄与するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を変更するサイズ比変更手段とから構成されるジッタ付加回路を備えた付記４記載のジッタトレランス診断装置。
（付記６） ｋ個のｎ型ＭＯＳトランジスタを備えて形成されるバッファあるいはインバータを備え、ｋ個のｎ型ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタのソース端子に互いに並列に接続されており、ｋ個のｎ型ＭＯＳトランジスタの少なくとも一つととのサイズ比は、バッファあるいはインバータとして最適に機能するための基準値よりも小さい値であり、全てのｎ型ＭＯＳトランジスタを合わせたものとｐ型ＭＯＳトランジスタとのサイズ比は基準値と同じか大きい値である構成のジッタ付加回路において、ｋ個のｎ型ＭＯＳトランジスタに対応して配置されており、対応するｎ型ＭＯＳトランジスタのバッファあるいはインバータへの寄与を有効とするか否かを決定するｋ個のスイッチと、入力される制御指示に応じて適切なスイッチを選択し、選択したスイッチに対応するｎ型ＭＯＳトランジスタをバッファあるいはインバータの形成に寄与させるスイッチ制御手段とからサイズ比変更手段を構成する付記５に記載のジッタトレランス診断装置。
（付記７） ジッタ付加回路は、固定トランジスタとｍ個の可変トランジスタを備えたバッファあるいはインバータおよびｍ個のスイッチを備え、固定トランジスタは、バッファあるいはインバータを構成するｐ型ＭＯＳトランジスタに直列に接続されており、所定のサイズＳを有するｎ型ＭＯＳトランジスタとしてバッファあるいはインバータの機能に寄与し、ｍ個の可変トランジスタは、それぞれサイズＳi(ｉ=１〜ｍ)を有するｎ型ＭＯＳトランジスタであり、固定トランジスタに並列に接続されており、ｍ個のスイッチは、ｍ個の可変トランジスタに対応して配置され、制御指示に応じて、対応する可変トランジスタのバッファあるいはインバータへの寄与を有効とするか否かを決定する構成であり、付加制御手段は、制御指示作成手段および回路選択手段を備えており、制御指示作成手段は、所望のジッタ値に応じてｍビットの制御指示を作成し、回路選択手段は、所望のジッタ付加回路に備えられたｍ個のスイッチに制御指示を形成している各ビットの信号を各スイッチに対する制御指示として入力する構成とする付記４に記載のジッタトレランス診断装置。
（付記８） ジッタ付加回路において、ｍ個の可変トランジスタを、それぞれサイズＳi(ｉ=１〜ｍ)＝２i-1×Ｓを有する構成とする付記７に記載のジッタトレランス診断装置。
上述したように、本発明にかかわるジッタトレランス診断方法およびジッタトレランス診断装置によれば、評価対象のＬＳＩ全体についてのジッタトレランスはもちろん、所望の回路ブロックについて個別にジッタトレランスを測定することができる。個々の回路ブロックについて個別にジッタトレランスを評価することにより、高速インタコネクトＬＳＩなどのように極めてジッタマージンの狭いＬＳＩの設計に、有効なフィードバックを与えることができるので、このような回路の設計分野において大きな貢献が期待できる。
また、本発明にかかわるジッタトレランス診断方法およびジッタトレランス診断装置では、評価対象のＬＳＩに組み込んでおいたジッタ付加回路を簡単な制御コードに応じて動作させることによって所望のジッタを付加した信号を所望の回路ブロックに入力することができるので、ジッタトレランスの測定を非常に簡単なインタフェースを用いて実現することができる。これにより、試作段階におけるテストはもちろん、量産された製品についての全数検査も現実的なコストによって実現することができる。
このようなジッタトレランス診断方法およびジッタトレランス診断装置を適用して、製品の全数検査などの体制を整えることにより、信頼性の高い製品を確実に供給することが可能となる。このことは、高速インタコネクトのように、十分なジッタマージンを確保することが困難なＬＳＩの製品化においては、計り知れない利点がある。
１１１ ジッタ付加回路
１１２ 付加制御手段
１１３ 監視手段
１２１ 相補型ＭＯＳ回路素子
１２２ サイズ比変更手段
１２３ ｎ型ＭＯＳトランジスタ
１２４ スイッチ
１２５ スイッチ制御手段
１３０ バッファあるいはインバータ
１３１ 固定トランジスタ
１３２ 可変トランジスタ
１３３ スイッチ
１３４ 制御指示作成手段
２０１ ジッタ付加回路
２０２ 分配回路
２０３ 制御コード生成装置
２０４、４０３ ノイズ測定装置
２１１ バッファ
２１２ ＭＯＳトランジスタ
２１３ ＭＯＳトランジスタ
４０１ ＰＬＬ
４０２ シンセサイザ
４０４ ノイズ付加装置
４０５ 信号監視装置
４１０ Ｔｘブロック
４１２ シリアライザ
４１３ ドライバ
４１４ クロック生成器
４２０ Ｒｘブロック
４２２ デシリアライザ
４２３ レシーバ
１１２ 付加制御手段
１１３ 監視手段
１２１ 相補型ＭＯＳ回路素子
１２２ サイズ比変更手段
１２３ ｎ型ＭＯＳトランジスタ
１２４ スイッチ
１２５ スイッチ制御手段
１３０ バッファあるいはインバータ
１３１ 固定トランジスタ
１３２ 可変トランジスタ
１３３ スイッチ
１３４ 制御指示作成手段
２０１ ジッタ付加回路
２０２ 分配回路
２０３ 制御コード生成装置
２０４、４０３ ノイズ測定装置
２１１ バッファ
２１２ ＭＯＳトランジスタ
２１３ ＭＯＳトランジスタ
４０１ ＰＬＬ
４０２ シンセサイザ
４０４ ノイズ付加装置
４０５ 信号監視装置
４１０ Ｔｘブロック
４１２ シリアライザ
４１３ ドライバ
４１４ クロック生成器
４２０ Ｒｘブロック
４２２ デシリアライザ
４２３ レシーバ
Claims (5)
- 複数の回路ブロックから形成される評価対象のＬＳＩについてジッタトレランスを診断する方法であって、
前記複数の回路ブロックの内所望の回路ブロックの前段にそれぞれ配置され、通常の機能素子の一部として動作する第一のトランジスタと、特定の制御指示に対応する組み合わせで前記機能素子の形成に寄与させることで入力信号に対して前記機能素子をその設計値と等価な動作を行わせる少なくとも一つの第二のトランジスタを備えたジッタ付加回路に対し、前記ジッタ付加回路が前記機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、前記機能素子の形成に寄与する第１のトランジスタと前記第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う制御手順と、
前記評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手順と
を備えたことを特徴とするジッタトレランス診断方法。 - 評価対象のＬＳＩを形成する複数の回路ブロックにおける所望の回路ブロックとその前段の回路ブロックとの間に配置された相補型ＭＯＳ回路素子を選択する選択手順と、
入力される比変更指示に応じて、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとをそのサイズ比を変更可能なように組み合わせた回路であり、かつ、このサイズ比を適切な値に固定することによって選択された相補型ＭＯＳ回路素子と等価な機能を果たす回路であるジッタ付加回路によって、前記選択された相補型ＭＯＳ回路素子を置き換える置換手順と、
前記評価対象のＬＳＩについてジッタトレランスを診断する際に、所望の回路ブロックの前段に配置されたジッタ付加回路を形成するｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとのサイズ比を、このジッタ付加回路に対応する相補型ＭＯＳ回路素子におけるサイズ比を基準として定めた所定の範囲において変更するサイズ比変更手順と、
前記評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手順と
を備えたことを特徴とするジッタトレランス診断方法。 - 評価対象のＬＳＩを形成している複数の回路ブロックの内所望の回路ブロックの前段にそれぞれ配置されており、通常の機能素子の一部として動作する第一のトランジスタと、特定の制御指示に対応する組み合わせで前記機能素子の形成に寄与させることで入力信号に対して前記機能素子をその設計値と等価な動作を行わせる少なくとも一つの第二のトランジスタを備えたジッタ付加回路と、
前記ＬＳＩを形成している複数の回路ブロックのいずれかに対応して配置されたジッタ付加回路に対し、前記ジッタ付加回路が前記機能素子の形成に寄与させる第二のトランジスタの組み合わせを変更することにより、前記機能素子の形成に寄与する第１のトランジスタと前記第２のトランジスタとのサイズ比を変更して、変更されたサイズに対応する大きさのジッタが発生するよう制御指示を行う付加制御手段と、
前記評価対象のＬＳＩから出力される少なくとも１つの出力信号を監視し、この出力信号の特性が所望の規格を満足するか否かを判定する監視手段と
を備えたことを特徴とするジッタトレランス診断装置。 - 請求項３に記載のジッタトレランス診断装置において、
ジッタ付加回路は、
所定のサイズを有するｐ型ＭＯＳトランジスタと別の所定のサイズを有するｎ型ＭＯＳトランジスタとから形成されている相補型ＭＯＳ回路素子と、
入力される制御指示に応じて、前記相補型ＭＯＳ回路素子の形成に寄与する前記ｐ型ＭＯＳトランジスタと前記ｎ型ＭＯＳトランジスタとのサイズ比を変更するサイズ比変更手段とを備えた構成である
ことを特徴とするジッタトレランス診断装置。 - 請求項３に記載のジッタトレランス診断装置において、
ジッタ付加回路は、
バッファあるいはインバータを構成するｐ型ＭＯＳトランジスタに直列に接続されており、所定のサイズＳを有するｎ型ＭＯＳトランジスタとして前記バッファあるいはインバータの機能に寄与する固定トランジスタと、
それぞれサイズＳｉ(ｉ=１〜ｍ)を有するｎ型ＭＯＳトランジスタであり、前記固定トランジスタに並列に接続されているｍ個の可変トランジスタと、
前記ｍ個の可変トランジスタに対応して配置されており、制御指示に応じて、対応する前記可変トランジスタのゲート端子に入力信号電圧を印加するか否かを決定するｍ個のスイッチとを備えた構成であり
付加制御手段は、
所望のジッタ値に応じてｍビットの制御指示を作成する制御指示作成手段と、
所望のジッタ付加回路に備えられた前記ｍ個のスイッチに制御指示を形成している各ビットの信号を前記各スイッチに対する制御指示として入力する回路選択手段とを備えた構成である
ことを特徴とするジッタトレランス診断装置。
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