JP2006153553A - 処理データ検査装置 - Google Patents

Abstract

【課題】 複雑にならず、処理データの出力ビット数の如何に関わらず、自動的にかつ正確に処理データを検査する。
【解決手段】テスト信号出力回路１０は、被検査回路２０Ａ内のデータ受信部２１のパラレル出力ビット数Ｎが入力設定可能とされるビット数設定端子１１と、被検査回路２０Ａ内のデータ受信部２１および期待値比較回路２２と同じテスト用クロック信号がテスト入力信号として入力される信号入力端子１２と、いかなる出力ビット数Ｎに対しても、データ受信部２１のＮ本の各信号線において上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、各信号線において時間軸的（周期的に）に”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターン（テスト信号）を生成するテスト信号生成回路１３と、そのシリアルテストパターンをシリアル差動信号に変換して出力する１ビットの差動ドライバ１４とを有している。
【選択図】 図１

Description

本発明は、例えばＩＣやＬＳＩなどの集積回路を構成する半導体装置に内蔵されたＬＶＤＳ（低電圧差動信号）レシーバ（データ受信部）などの処理データを検査する処理データ検査装置に関する。

従来より、電子機器は年々高機能化してきており、それに伴って扱われる情報量も増加の一途をたどっている。このため、各ＬＳＩ間または複数のＬＳＩによって構成された半導体装置間においても、信号の送信および受信を高速に行うことが必要となってきている。

数十ＭＨｚ程度の比較的低速なデータ転送には、論理回路をトランジスタで構成したＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）などのシングルエンド方式のデータ転送が用いられてきた。しかしながら、このシングルエンド方式には、外来ノイズの影響を受けやすいこと、伝送距離が短いこと、およびＥＭＩノイズが発生しやすいことなどという問題があった。このため、高速伝送に対応した送受信端子としては、ＬＶＤＳ方式のような差動信号を使用するものを適用することが主流となってきている。

図５は、ＬＤＶＳ方式によりデータ転送を行う従来のＬＤＶＳ回路の要部構成例を示すブロック図である。

図５において、ＬＶＤＳ回路６０は、データ送信部４０とデータ受信部５０とが、２本の信号用ケーブル６１および６２を介して接続されている。

データ送信部４０は、データ入力信号である８ビットのパラレル信号Ａをシリアル信号Ｂに変換するパラレル・シリアル変換部４１と、このパラレル・シリアル変換部４１に接続されたＰＬＬ回路４２と、シリアル信号Ｂを差動信号Ｃに変換する１ビットの差動ドライバ４３とを有している。

差動ドライバ４３の二つの出力部に接続された信号用ケーブル６１，６２間には、差動ドライバ４３から電流として出力される差動信号Ｃを電圧に変換する抵抗器６３が接続されている。

データ受信部５０は、差動ドライバ４３から電流信号として出力される差動信号Ｃを電圧信号として受信する差動レシーバ５１と、差動レシーバ５１から出力されるシリアル信号Ｄを出力データ信号としてパラレル信号Ｅに変換するシリアル・パラレル変換部５２と、シリアル・パラレル変換部５２に接続されたＰＬＬ回路５３とを有している。

上記構成により、ＬＶＤＳ回路６０において、差動ドライバ４３から出力される電流信号は、８ビットのパラレル信号がシリアル信号に変換されており、抵抗器６３によって、電流信号×抵抗値＝電圧信号に変換されて、差動レシーバ５１に入力される。このシリアル信号は、抵抗器６３に電流が流れる方向によって、“Ｈｉｇｈ”レベル（”Ｈ”）または“Ｌｏｗ”レベル（”Ｌ”）として解釈される。

このＬＶＤＳ回路６０のように高速データ信号を受信可能な差動レシーバ５１を内蔵するＬＳＩ（大規模集積回路）の検査方法として、例えば特許文献１に開示されているような検査方法が知られている。この従来技術では、高速テストパターンを半導体装置の内部で生成することによって、低速テスタを用いてＬＶＤＳ回路のデータ受信部の検査を行い、歩留まりの観点などからＬＳＩなどの半導体装置製造のコストを削減することを目的としている。これを図６に示している。

図６は、特許文献１に開示されている従来のＬＶＤＳ回路のデータ受信部検査装置の構成例を示すブロック図である。

図６において、従来のＬＶＤＳ回路のデータ受信部検査装置１００は、高速テストパターンを生成するＬＶＤＳテスト信号出力回路７０と、このＬＶＤＳテスト信号出力回路７０からのシリアル差動信号Ｆ，Ｇが入力されてパラレルデータ信号の出力データ信号が出力されるデータ受信部８０と、このデータ受信部８０からの出力データ信号が入力されて所定の期待値と比較されてテスト結果信号を出力する期待値比較回路９０とを有している。

ＬＶＤＳテスト信号出力回路７０は、逓倍器（ＰＬＬ回路）７１と、インバータ論理素子７２と、セレクタスイッチ７３，７４とを有しており、セレクタスイッチ７３，７４からは、外部からのモード切替信号に基づいてテスト信号または差動外部入力信号が選択出力されるようになっている。

データ受信部８０は、図５の場合と同様に差動レシーバおよびシリアル・パラレル変換部を有している。

期待値比較回路９０は、テスト結果信号が出力されるテスト信号検出回路９１と、テスト信号検出回路９１からのテスト結果信号が入力されるフリップフロップ９２とを有しており、テスト信号検出回路９１は、ＮビットＥＸＮＯＲ素子からなるＮビットＥＸＮＯＲ回路９１１とインバータ素子９１２とを有している。

ＮビットＥＸＮＯＲ回路９１１は、データ受信部８０の出力ビット数Ｎ（Ｎは自然数）に対応しており、図６の事例では８ビット入力のＥＸＮＯＲ素子となっている。また、インバータ素子９１２は各信号線の上位ビットから一つ置きに設けられている。

以下、上記構成により、この従来のＬＶＤＳ回路のデータ受信部検査装置１００の動作を説明する。

まず、テスト入力端子から入力されたテスト入力信号は、逓倍器（ＰＬＬ回路）７１によってＮ逓倍されたテスト信号が生成され、差動信号を発生させるために二つの信号に分岐される。分岐したテスト信号の一方は、インバータ素子７２によって位相反転されて、データ受信部８０への入力信号として、テスト信号の他方に対する差動信号を発生させることが可能となる。

このテスト信号の一方はセレクタスイッチ７３に入力され、位相反転された他方のテスト信号はセレクタスイッチ７４に入力される。セレクタスイッチ７３，７４は、モード切替端子から入力されるモード切替信号によって切り替え制御され、差動外部入力信号端子から入力される差動外部入力信号または、逓倍器７１から入力されるテスト信号および反転テスト信号を選択出力する。実動作時には、モード切替信号によって差動外部入力信号が選択され、検査時には、モード切替信号によって逓倍器７１から入力されるテスト信号および反転テスト信号が選択出力されて、差動信号Ｆ，Ｇとしてデータ受信部８０に出力される。

データ受信部８０に差動信号Ｆ，Ｇが入力されると、ｎビットの出力データ信号Ｙ０〜Ｙ（ｎ−１）がそれぞれ各信号線にそれぞれ出力される。ここで、データ受信部８０に入力されるクロック信号は、ＬＶＤＳテスト信号出力回路７０に入力されるテスト入力信号とは別のクロック信号である。

データ受信部８０からの出力データ信号において、ＹｉとＹ（ｉ＋２）は同一信号レベルであり、Ｙ（ｉ＋１）はＹｉの逆相であるため、テスト信号検出回路９１においてＹ（ｉ＋１）がインバータ素子９１２によって反転される。この信号をＮビット入力のＥＸＮＯＲ素子９１１に入力すると、データ受信部８０が正常な場合には、常時”Ｈｉｇｈ”レベルのテスト結果信号が出力されるようになっている。

このテスト結果信号を、クロック端子ＣＫから入力されるクロック信号によってラッチするフリップフロップ９２に入力させることによって、より安定した”Ｈｉｇｈ”レベル出力を出力させて、データ受信部８０が正常動作しているかどうかの検査を行うことができる。
特開２００３−２９４８１２号公報

しかしながら、上記特許文献１に開示されている従来技術では、以下のような問題があった。

図６の従来のＬＶＤＳ回路のデータ受信部検査装置１００において、データ受信部８０からのパラレル出力ビット数Ｎが奇数の場合には特に問題はないが、そのパラレル出力ビット数Ｎが偶数の場合には処理データであるデータ出力信号の検査に問題が生じる。これについて図７および図８を用いて説明する。

図７は、図６のデータ受信部８０のパラレル出力ビット数Ｎが奇数の７ビットの場合を示す信号波形図であり、図８は、図６のデータ受信部８０のパラレル出力ビット数Ｎが偶数の８ビットの場合を示す信号波形図である。図７および図８では、逓倍器７１への入力であるテスト入力信号、データ受信部８０に入力されるクロック信号（クロック）、逓倍器７１の出力であるテスト信号、差動信号Ｆ，Ｇ、データ受信部８０からのパラレル出力である出力データ信号を上から順に示している。

例えば図７に示すように奇数の７ビットの場合には、データ受信部８０からの出力データ信号として、上位ビットから順に”Ｈ”（”Ｈｉｇｈ”レベル）および”Ｌ”（”Ｌｏｗ”レベル）が繰り返し出力され、同一ビット線上では時間軸的に”Ｈ”および”Ｌ”が繰り返し出力される。このため、同一ビット線においてＨおよびＬが出力されることを検査可能である。

しかしながら、図８に示すようにデータ受信部８０のパラレル出力ビット数Ｎが偶数の８ビットの場合には、データ受信部８０からの出力データ信号として、同一ビット線、例えば先頭の信号線（ビット７）において、クロックの１周期毎の先頭のテスト信号がハイレベルであるため、時間軸的に”Ｈ”のみが出力される。このため、例えばビット７が”Ｈ”レベルで故障していても被検査装置内のデータ受信部８０が正常であると認識してしまうという問題があった。

また、従来のＬＶＤＳ回路のデータ受信部検査装置１００において、データ受信部８０からの出力データ信号として、上位ビットから順に”Ｌ”および”Ｈ”が繰り返し出力されるように変更するためには、別途ＬＶＤＳテスト信号出力回路７０を準備するという対策が必要であった。

さらに、従来のＬＶＤＳ回路のデータ受信部検査装置１００では、逓倍器７１への入力であるテスト入力信号と、データ受信部８０に入力されるクロック信号とが別々に必要であるため、被検査装置の端子数およびテスト信号出力回路７０の入力チャネル数が増え、チップ面積の増大およびテストパターンの増大を招き、かつ、クロック信号間の位相調整が必要になるという問題もあった。

本発明は、上記従来の問題を解決するもので、複雑にならず、処理データの出力ビット数の如何に関わらず、自動的にかつ正確に処理データを検査できる処理データ検査装置を提供することを目的とする。

また、本発明は、上記従来の問題を解決するもので、入力端子数を削減して、テストパターン量を削減できる処理データ検査装置を提供することを目的とする。

本発明の処理データ検査装置は、テスト用シリアル差動信号を生成するテスト信号出力回路と、シリアル差動信号をＮビットのパラレル信号に変換する被検査回路内のデータ処理部に該テスト用シリアル差動信号およびテスト用クロック信号が入力されて、該データ処理部から出力される該パラレル信号を期待値と比較する期待値比較回路とを備えた処理データ検査装置であって、該テスト信号出力回路は、該テスト用クロック信号が入力されて、該データ処理部のいかなるパラレル出力ビット数Ｎに対しても、該データ処理部からの各出力信号線上で上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、該各出力信号線において時間軸的に”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターンを生成するテスト信号生成回路と、該シリアルテストパターンを該テスト用シリアル差動信号に変換して出力する１ビットの差動ドライバとを有し、そのことにより上記目的が達成される。

また、好ましくは、本発明の処理データ検査装置におけるテスト信号生成回路は、前記テスト用クロック信号をＮ／２逓倍した逓倍信号を出力する逓倍手段と、該逓倍信号を１／Ｎに分周した分周信号を出力する分周手段と、前記パラレル出力ビット数Ｎの最下位ビット信号と該分周信号を論理和演算した論理和信号を出力する論理和演算手段と、該逓倍信号と該論理和信号を排他的論理和演算して排他的論理和信号を前記差動ドライバに出力する排他的論理和演算手段とを有する。

さらに、好ましくは、本発明の処理データ検査装置におけるテスト信号生成回路は、 前記パラレル出力ビット数Ｎを入力設定するためのビット数設定端子と、前記テスト用クロック信号がテスト入力信号として入力される信号入力端子とを有し、前記被検査回路は、 該テスト用クロック信号のクロック入力端子と、前記期待値比較回路の検査結果信号出力端子とを有する。

さらに、好ましくは、本発明の処理データ検査装置における被検査回路は、前記テスト用クロック信号が入力されるクロック入力端子と、前記期待値比較回路の検査結果信号出力端子とを有し、前記テスト信号生成回路は、前記パラレル出力ビット数Ｎを入力設定するためのビット数設定端子を有し、該クロック入力端子に入力された該テスト用クロック信号がテスト入力信号として入力される。

さらに、好ましくは、本発明の処理データ検査装置におけるテスト信号生成回路は、前記ビット数設定端子から入力された前記パラレル出力ビット数Ｎにしたがって、前記信号入力端子から入力されたテスト用クロック信号をＮ／２逓倍した逓倍信号を出力する逓倍手段と、前記ビット数設定端子から入力された該パラレル出力ビット数Ｎにしたがって、 該逓倍信号を１／Ｎに分周した分周信号を出力する分周手段と、該ビット数設定端子から入力された該パラレル出力ビット数Ｎの最下位ビット信号と該分周信号を論理和演算した論理和信号を出力する論理和演算手段と、該逓倍信号と論理和信号を排他的論理和演算して排他的論理和信号を前記差動ドライバに出力する排他的論理和演算手段とを有する。

さらに、好ましくは、本発明の処理データ検査装置におけるテスト信号出力回路は前記被検査回路の外部または内部に設けられている。

さらに、好ましくは、本発明の処理データ検査装置におけるデータ処理部はデータ受信部である。

さらに、好ましくは、本発明の処理データ検査装置におけるデータ受信部は、前記差動ドライバからの差動信号を受信する差動レシーバと、前記テスト用クロック信号のタイミングで、該差動レシーバから出力されるシリアル信号をパラレル信号に変換するシリアル・パラレル変換回路とを有する。

さらに、好ましくは、本発明の処理データ検査装置における被検査回路は半導体集積回路（ＩＣ）または大規模集積回路（ＬＳＩ）である。

さらに、好ましくは、本発明の処理データ検査装置における期待値比較回路は、その後段に、前記テスト用クロック信号がクロック端子に入力され、期待値比較処理で得たテスト結果信号がデータ入力端子に入力されるフリップフロップをさらに有する。

さらに、好ましくは、本発明の処理データ検査装置におけるテスト信号生成回路は、前記テスト用クロック信号（テスト入力信号）の周期毎に信号反転しているシリアルテストパターンを生成する。

上記構成により、以下、本発明の作用を説明する。

本発明にあっては、データ受信部が内蔵された半導体集積回路（ＩＣ）または大規模集積回路（ＬＳＩ）などの被検査回路（半導体装置）を検査する際に、そのデータ受信部の出力ビット数Ｎの如何に関わらず、テスト信号生成回路によって、データ受信部からの各出力信号線において上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、各信号線において時間軸的に”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターンを生成することによって、自動的にもれなくデータ受信部およびその各信号線の検査を行うことが可能となる。例えば、ビット数設定端子から設定されたＮ値にしたがって、信号入力端子から入力されたテスト用クロック信号をＮ／２逓倍した逓倍（整数倍）信号を出力する逓倍手段と、その逓倍信号を１／Ｎ周した分周信号を出力する分周手段と、その分周信号とＮ値の最下位ビット信号とを論理和演算して論理和信号を出力する論理和演算手段と、その論理和信号との逓倍信号とを排他的論理和演算して排他的論理和信号を差動ドライバに出力する排他的論理和演算手段とによって、テスト信号生成回路を構成することができる。

また、テスト信号出力回路とデータ受信部のクロック信号として同じクロック信号を用いることができるため、端子数を削減することが可能で、テストパターン量をも削減することができる。

さらに、テスト用クロック信号がクロック端子に入力されるフリップフロップのデータ入力端子にテスト結果信号を入力させて、フリップフロップからの出力信号をモニタすることにより、より安定した出力結果を得ることができる。

本発明の処理データ検査装置は、被検査回路の外部に設けてもよくその内部に設けてもよい。

以上により、本発明によれば、データ処理部が内蔵された被検査回路を検査する際に、そのデータ処理部の出力ビット数Ｎの如何に関わらず、自動的にもれなくデータ受信部およびその各出力信号線の検査を確実に行うことができる。

また、テスト信号出力回路とデータ受信部のクロック信号を同一にすることができるため、端子数を削減することができ、また、テストパターン量をも削減することができる。

以下に、本発明の処理データ検査装置の実施形態１，２としてデータ受信部検査装置に適用した場合について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係るデータ受信部検査装置の要部構成例を示すブロック図である。

図１において、ＬＶＤＳテスト信号出力回路１０は被検査回路２０Ａの外部に設けられており、２本のＬＶＤＳ伝送線３１，３２を介して被検査回路２０Ａに内蔵されたデータ受信部２１と接続されている。伝送線３１，３２間には、テスト信号出力回路１０から電流として出力される差動信号を電圧信号に変換する抵抗器３３が接続されている。

テスト信号出力回路１０は、入力されるシリアル差動信号をＮビットのパラレル信号に変換して出力するデータ受信部２１を内蔵する半導体装置で構成された被検査回路２０Ａに対して、テスト用シリアル差動信号およびテスト用クロック信号を入力し、データ受信部２１から各信号線（Ｎビット；Ｎは自然数）に出力されるパラレル信号（出力データ信号）を所定の期待値と比較することによって、データ受信部２１および各信号線の検査を行う際に、テスト用シリアル差動信号を生成するために用いられる。

また、テスト信号出力回路１０は、被検査回路２０Ａ内のデータ受信部２１のパラレル出力ビット数Ｎが入力設定可能とされるビット数設定端子１１と、被検査回路２０Ａ内のデータ受信部２１および期待値比較回路２２と同じテスト用クロック信号がテスト入力信号として入力される信号入力端子１２と、いかなる出力ビット数Ｎに対しても、データ受信部２１のＮ本の各信号線において上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、各信号線において時間軸的（周期的に）に”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターン（テスト信号）を生成するテスト信号生成回路１３と、そのシリアルテストパターンをシリアル差動信号に変換して出力する１ビットの差動ドライバ１４とを有している。

テスト信号生成回路１３は、ビット数設定端子１１から入力設定される任意のＮ値にしたがって、信号入力端子１２からテスト入力信号として入力されるテスト用クロック信号をＮ／２逓倍した逓倍信号Ａ１を出力する逓倍手段としての逓倍回路１３１と、ビット数設定端子１１から入力設定される任意のＮ値にしたがって、逓倍回路１３１から出力された逓倍信号Ａ１を１／Ｎに分周した分周信号Ｂ１を出力する分周手段としての分周回路１３２と、ビット数設定端子１１から設定される任意のＮの最下位ビットと分周回路１３２からの分周信号Ｂ１とを論理和演算して論理和信号Ｄ１を出力する論理和演算手段としての２入力ＯＲ素子１３３と、逓倍回路１３１からの逓倍信号Ａ１と２入力ＯＲ素子１３３からの論理和信号Ｄ１とを排他的論理和演算して排他的論理和信号Ｅ１を差動ドライバ１４に出力する排他的論理和演算手段としての２入力ＥＸＯＲ素子１３４とを有している。なお、本実施形態１では逓倍回路１３１と分周回路１３２はＮ値を外部から入力設定可能としているが、Ｎ値を固定としてもよい。

一方、被検査回路２０Ａは、テスト信号出力回路１０から伝送線３１，３２を介して入力されるシリアル差動信号をパラレル出力データ信号に変換するデータ受信部２１と、データ受信部２１から入力される出力データ信号を所定の期待値と比較して、データ受信部２１およびその各信号線の検査を行う期待値比較回路２２とを備えている。

データ受信部２１は、差動ドライバ１４から電流信号として出力される差動信号を電圧信号として受信する差動レシーバと、この差動レシーバから出力されるシリアル信号をパラレル信号に変換するシリアル・パラレル変換回路とを有している。このシリアル・パラレル変換回路は、図５に示すＰＬＬ回路５３で生成されるクロック信号ではなく、テスト用クロック信号のタイミングでシリアル・パラレル変換される。

期待値比較回路２２は、データ受信部２１からビット毎のＮ本の各信号線に出力される出力データ信号を所定の期待値と比較することによってテスト結果信号を出力するテスト信号検出回路２２１と、クロック端子ＣＫに入力されるテスト用クロック信号のタイミングにしたがってデータ入力端子Ｄに入力されるテスト結果信号をラッチするフリップフロップ２２２とを有している。この場合に、テスト結果信号は各出力データ信号と所定の期待値とが一致すれば、データ受信部２１およびその各信号線が正常であるとして例えばＨレベル信号を出力し、それが不一致であれば、データ受信部２１およびその各信号線が不正常であるとしてＬレベル信号を出力する。

以上のテスト信号出力回路１０および期待値比較回路２２により本実施形態１の処理データ検査装置としてのデータ受信部検査装置３０Ａが構成される。

上記構成により、以下、本実施形態のテスト信号出力回路１０の動作を説明する。

テスト信号出力回路１０に外部からパラレル出力ビット数Ｎおよびテスト用クロック信号を入力して、テスト用シリアル差動信号を生成して出力させる。このテスト用シリアル差動信号とテスト用クロック信号を被検査回路２０Ａ内のデータ受信部２１に入力して、被検査回路２０Ａ内からテスト結果信号を出力させ、このテスト結果信号をモニタ装置でモニタすることにより被検査回路２０Ａの検査、即ちデータ受信部２１およびその各信号線が正常であるか否かの検査を行うことができる。

まず、テスト信号出力回路１０において、信号入力端子１２からテスト入力信号として入力されたテスト用クロック信号は、逓倍回路１３１によって、ビット数設定端子１１から設定されるパラレルビット数Ｎに応じて２分のＮ逓倍され、逓倍信号Ａ１として出力される。

この逓倍信号Ａ１は分周回路１３２に入力され、分周回路１３２によって、ビット数設定端子１１から入力設定されるパラレルビット数Ｎに応じてＮ分の１に分周され、クロック信号の分周信号Ｂ１が出力される。

２入力ＯＲ素子１３３の一方の入力端子には、ビット数設定端子１１から入力設定されるパラレルビット数Ｎの最下位ビット信号の入力端が接続され、他方の入力端子には分周信号Ｂ１が入力される。この２入力ＯＲ素子１３３からの論理和信号Ｄ１は、パラレルビット数Ｎが偶数の場合（Ｌ信号）には分周信号Ｂ１がそのまま出力され、パラレルビット数Ｎが奇数の場合（Ｈ信号）には常時”Ｈ”レベルの論理和信号Ｄ１となる。

この論理和信号Ｄ１と逓倍信号Ａ１は２入力ＥＸＯＲ素子１３４に入力されて排他的論理和演算が為されて、その排他的論理和信号Ｅ１が出力される。この排他的論理和信号Ｅ１は１ビットの差動ドライバ１４を介して差動信号に変換され、伝送線３１，３２を介して被検査回路２０Ａ内のデータ受信部２１の差動レシーバに入力される。

次に、差動ドライバ１４からの差動信号と、テスト用クロック信号とが被検査回路２０Ａのデータ受信部２１に入力されると、データ受信部２１によって差動信号がシングルエンド信号に変換され、その信号がシリアル・パラレル変換されて、出力データ信号としてデータ受信部２１からビット毎の各信号線上に出力される。

この各出力データ信号はテスト信号検出回路２２１に入力され、テスト信号検出回路２２１からテスト結果信号が被検査回路２０Ａの外部に出力されて、データ受信部２１が正確に動作しているか否かを確認できる。ここでは、テスト結果信号にハザードなどが発生していることがあるため、テスト用クロック信号をクロック信号としてテスト結果信号をラッチするフリップフロップ２２２を介して出力させることにより、より安定したＨまたはＬレベルのテスト結果信号を得ることができる。

図２は図１のデータ受信部２１の出力ビット数Ｎが偶数の８ビットの場合を示す信号波形図、図３は図１のデータ受信部２１の出力ビット数Ｎが奇数の７ビットの場合を示す信号波形図である。図２および図３ではそれぞれ、テスト入力信号であるテスト用クロック信号、逓倍回路１３１からの逓倍信号Ａ１、分周回路１３２からの分周信号Ｂ１、パラレルビット数Ｎの最下位ビット信号Ｃ１、２入力ＯＲ素子１３３からの論理和信号Ｄ１、２入力ＥＸＯＲ素子１３３からの排他的論理和信号Ｅ１および、データ受信部２１からの出力データ信号を上から順に示している。

まず、図２を用いて、出力ビット数Ｎが偶数の８ビットであるデータ受信部２１およびビット毎の各信号線の検査について、その動作を説明する。

テスト用クロック信号が逓倍器１３１のクロック信号として信号入力端子１２から入力されると、逓倍器１３１では、外部から入力設定されるパラレルビット数Ｎに応じて２分のＮ逓倍されて、逓倍信号Ａ１として出力される。図２の例では、この逓倍信号Ａ１は、ビット数Ｎが８ビットであるため、逓倍器１３１でテスト入力信号（テスト用クロック信号）が４倍に逓倍される。

この逓倍信号Ａ１は、分周回路１３２に入力され、分周回路１３２によって、外部から入力設定されたパラレルビット数Ｎに応じてＮ分の１分周され、クロック信号の分周信号Ｂ１として出力される。図２の例では、ビット数Ｎが８ビットであるため、分周回路１３２で逓倍信号Ａ１が１／８に分周されている。

２入力ＯＲ素子１３３の一方の入力端子には、外部から入力設定されたパラレルビット数Ｎの最下位ビット信号Ｃ１の入力端が接続され、他方の入力端子には分周信号Ｂ１が入力される。図２の例では、パラレルビット数Ｎが８ビットで偶数であるため、２入力ＯＲ素子１３３の一方の入力端子に入力される最下位ビット信号Ｃ１は常時”Ｌｏｗ”レベルとなり、２入力ＯＲ素子１３３からの論理和信号Ｄ１としては、分周回路１３２からの分周信号Ｂ１がそのまま出力される。

この２入力ＯＲ素子１３３の論理和信号Ｄ１と逓倍信号Ａ１が２入力ＥＸＯＲ素子１３４の各入力としてそれぞれ入力され、その出力信号として排他的論理和信号Ｅ１が出力される。図２の例では、ビット数Ｎが８ビットであり、２入力ＯＲ素子１３３の論理和信号Ｄ１と分周信号Ｂ１とが排他的論理和演算されて得られる排他的論理和信号Ｅ１として、テスト入力信号（テスト用クロック信号）の最初の周期において「Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ」、次の周期において「Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ」というシリアル出力データ信号がテスト入力信号の周期毎に繰り返される。この場合に、最上位ビット（ビット７）の信号線上の出力データ信号は時間軸上で「Ｈ」と「Ｌ」が繰り返される。

このように、２入力ＥＸＯＲ素子１３４からのシリアル信号の排他的論理和信号Ｅ１が差動ドライバ１４からデータ受診部２１に出力されると、最初に最上位ビットのＹ７からＹ０まで順に「Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ」と各信号線（出力ビット線）にパラレル信号が出力され、次の周期に信号反転して「Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ」と各信号線（出力ビット線）にパラレル信号が出力される。よって、自動的に全ての各信号線（出力ビット線）の故障を正確に検出することが可能となり、また、データ受信部２１および各信号線（出力ビット線）の検査を行うことができる。

次に、図３を用いて、出力ビット数Ｎが奇数の７ビットであるデータ受信部２１および各信号線（出力ビット線）の検査について、その動作を説明する。

この場合、逓倍信号Ａ１および分周信号Ｂ１は図２の場合と同様であるが、パラレルビット数Ｎが７ビットで奇数であるため、２入力ＯＲ素子１３３に入力される最下位ビット信号Ｃ１は常時”Ｈｉｇｈ”レベルとなり、２入力ＯＲ素子１３３の論理和信号Ｄ１は分周信号Ｂ１に関わらず常に”Ｈｉｇｈ”レベルとなる。なお、テスト入力信号の１周期には逓倍信号Ａ１に７つのＨレベルとＬレベルが交互に存在する。

よって、２入力ＥＸＯＲ素子１３４からの排他的論理和信号Ｅ１として、逓倍信号Ａ１がそのまま出力されることなり、２入力ＥＸＯＲ素子１３４からの出力排他的論理和信号Ｅ１として「Ｈ」と「Ｌ」が繰り返し出力される。

２入力ＥＸＯＲ素子１３４からのシリアル信号の排他的論理和信号Ｅ１が差動ドライバを介してデータ受信部２１に入力されると、最初に最上位ビットのＹ６からＹ０まで順に「Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ」、と各信号線（各出力ビット線）にパラレル信号が出力され、次のテスト入力信号（テスト用クロック信号）の周期に信号反転して「Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ」と各信号線（各出力ビット線）にパラレル信号が出力される。よって、自動的に全ての各信号線（各出力ビット線）の故障を正確に検出することが可能となり、また、データ受信部２１の検査も行うことができる。

以上により、本実施形態１によれば、データ受信部２１が内蔵された被検査回路２０Ａの処理データを検査する際に、そのデータ受信部２１の出力ビット数Ｎの如何に関わらず、自動的にもれなくデータ受信部２１の検査を行うと共に、全ての各信号線（各出力ビット線）の故障をも検出することができる。

また、ＬＶＤＳテスト信号出力回路１０へのテスト用クロック信号（テスト入力信号）と、データ受信部２１および期待値比較回路２２へのテスト用クロック信号とを同一にしたため、端子数を削減することが可能となり、また、テストパターン量をも削減することが可能となる。

さらに、期待値比較回路２２を用いてデータ受信部２１からの各出力データ信号を比較しているため、各出力データ信号のレベルをも比較でき、データ受信部２１のＤＣ特性の検査をも行うことも可能となる。

なお、ＬＶＤＳテスト信号出力回路１０のテスト信号生成回路１３の構成は、上記実施形態１に示したものに限らず、いかなる出力ビット数Ｎに対しても、データ受信部２１の各出力信号線において上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、ビット毎の各信号線において時間軸的に（テスト入力信号の周期毎に）”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターンを生成可能なものであれば、他の構成であってもよい。この場合に、出力ビット数Ｎが奇数であっても偶数であってもシリアルテストパターンの交互の「Ｈ」と「Ｌ」は、テスト入力信号の周期毎に反転している必要がある。
（実施形態２）
図４は、本発明の実施形態２に係るデータ受信部検査装置の要部構成例を示すブロック図である。なお、図４で、図１の場合と同じ機能を有する部材には同一符号を付してその説明を省略する。

図４において、本実施形態２のデータ受信部検査装置３０Ｂは、ＬＶＤＳテスト信号出力回路１０が被検査回路２０Ｂの内部に設けられており、ＬＶＤＳ伝送線３１，３２および抵抗器３３を介して被検査回路２０Ｂに内蔵されたデータ受信部２１の差動レシーバと接続されている。

このように構成された本実施形態２のデータ受信部検査装置３０Ｂについて、以下にその動作を説明する。

本実施形態２のデータ受信部検査装置３０Ｂを用いたデータ受信部２１の検査方法では、データ受信部２１に対して、外部からパラレル出力ビット数Ｎおよびテスト用クロック信号を入力して、ＬＶＤＳテスト信号出力回路１０にテスト用シリアル差動信号を生成させる。そのテスト用シリアル差動信号とテスト用クロック信号をデータ受信部２１に入力して、被検査回路２０Ｂ内の期待値比較回路２２からテスト結果信号を出力させ、このテスト結果信号を所定のモニタ装置によりモニタすることにより被検査回路２０Ｂ内のデータ受信部２１およびその各出力信号線を正確に検査を行うことができる。

以上により、本実施形態２によれば、上記実施形態１の場合と同様に、データ受信部２１が内蔵された被検査回路２０Ｂ内のデータ受信部２１およびその各出力信号線を検査する際に、そのデータ受信部２１の出力ビット数Ｎの如何に関わらず、自動的にもれなくデータ受信部２１の検査を行うと共に、全てのビット毎の各出力信号線の故障をも正確に検出することができる。

また、ＬＶＤＳテスト信号出力回路１０とデータ受信部２１および期待値比較回路２２とのクロック信号を同一にしたため、端子数を削減することが可能となり、また、テストパターン量をも削減することが可能となる。

さらに、期待値比較回路２２を用いてデータ受信部２１からの各出力データ信号を比較しているため、各出力データ信号の各信号レベルをも比較でき、データ受信部２１のＤＣ特性の検査をも行うことも可能となる。

以上のように、本発明の好ましい実施形態１，２を用いて本発明を例示してきたが、本発明は、この実施形態１，２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１，２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、例えばＩＣやＬＳＩなどの集積回路を構成する半導体装置に内蔵されたＬＶＤＳ（低電圧差動信号）レシーバ（データ受信部）などの処理データを検査するデータ受信部検査装置などの処理データ検査装置の分野において、電子機器を構成するＬＳＩ間または複数のＬＳＩによって構成された装置間で信号の送信および受信を高速に行うためにＬＶＤＳレシーバ（データ受信部）が内蔵された半導体装置を検査する際に、そのデータ受信部の出力ビット数Ｎの如何に関わらず、自動的にもれなくデータ受信部およびその各出力ビット線の検査を行うことが可能となる。また、テスト信号出力回路１０とデータ受信部２１および期待値比較回路２２へのクロック信号を同一にすることができるため、端子数を削減することが可能となり、また、テストパターン量を削減することが可能となる。したがって、小面積で少ないテストパターンによりクロック間の位相調整を行うことなく、確実にデータ受信部２１およびその各出力信号線の検査を行って動作不良を検出することが可能となる。

本発明の実施形態１に係るデータ受信部検査装置の要部構成例を示すブロック図である。 図１のデータ受信部の出力ビット数Ｎが偶数の８ビットの場合を示す信号波形図である。 図１のデータ受信部の出力ビット数Ｎが奇数の７ビットの場合を示す信号波形図である。 本発明の実施形態２に係るデータ受信部検査装置の要部構成例を示すブロック図である。 ＬＶＤＳ方式によりデータ転送を行う従来のＬＶＤＳ回路の要部構成例を示すブロック図である。 特許文献１に開示されている従来のＬＶＤＳ回路のデータ受信部検査装置の構成例を示すブロック図である。 図６のデータ受信部のパラレル出力ビット数Ｎが奇数の７ビットの場合を示す信号波形図である。 図６のデータ受信部のパラレル出力ビット数Ｎが偶数の８ビットの場合を示す信号波形図である。

符号の説明

１０ ＬＶＤＳテスト信号出力回路
１１ ビット数設定端子
１２ 信号入力端子
１３ テスト信号生成回路
１３１ 逓倍回路
１３２ 分周回路
１３３ ２入力ＯＲ回路
１３４ ２入力ＥＸＯＲ回路
１４ １ビット差動ドライバ
２０Ａ、２０Ｂ 被検査回路
２１ データ受信部
２２ 期待値比較回路
２２１ テスト信号検出回路
２２２ フリップフロップ
３０Ａ，３０Ｂ データ受信部検査装置
３１，３２ 伝送線
３３ 抵抗器
Ａ１ 逓倍信号
Ｂ１ 分周信号
Ｃ１ 最下位ビット信号
Ｄ１ 論理和信号
Ｅ１ 排他的論理和信号

Claims (11)

1. テスト用シリアル差動信号を生成するテスト信号出力回路と、シリアル差動信号をＮビットのパラレル信号に変換する被検査回路内のデータ処理部に該テスト用シリアル差動信号およびテスト用クロック信号が入力されて、該データ処理部から出力される該パラレル信号を期待値と比較する期待値比較回路とを備えた処理データ検査装置であって、
   該テスト信号出力回路は、
   該テスト用クロック信号が入力されて、該データ処理部のいかなるパラレル出力ビット数Ｎに対しても、該データ処理部からの各出力信号線上で上位ビットから”Ｈ”および”Ｌ”が交互に繰り返されると共に、該各出力信号線において時間軸的に”Ｈ”および”Ｌ”が交互に繰り返されるようにシリアルテストパターンを生成するテスト信号生成回路と、
   該シリアルテストパターンを該テスト用シリアル差動信号に変換して出力する１ビットの差動ドライバとを有する処理データ検査装置。
2. 前記テスト信号生成回路は、
   前記テスト用クロック信号をＮ／２逓倍した逓倍信号を出力する逓倍手段と、
   該逓倍信号を１／Ｎに分周した分周信号を出力する分周手段と、
   前記パラレル出力ビット数Ｎの最下位ビット信号と該分周信号を論理和演算した論理和信号を出力する論理和演算手段と、
   該逓倍信号と該論理和信号を排他的論理和演算して排他的論理和信号を前記差動ドライバに出力する排他的論理和演算手段とを有する請求項１に記載の処理データ検査装置。
3. 前記テスト信号生成回路は、
   前記パラレル出力ビット数Ｎを入力設定するためのビット数設定端子と、
   前記テスト用クロック信号がテスト入力信号として入力される信号入力端子とを有し、
   前記被検査回路は、
   該テスト用クロック信号のクロック入力端子と、
   前記期待値比較回路の検査結果信号出力端子とを有する請求項１に記載の処理データ検査装置。
4. 前記被検査回路は、
   前記テスト用クロック信号が入力されるクロック入力端子と、
   前記期待値比較回路の検査結果信号出力端子とを有し、
   前記テスト信号生成回路は、
   前記パラレル出力ビット数Ｎを入力設定するためのビット数設定端子を有し、該クロック入力端子に入力された該テスト用クロック信号がテスト入力信号として入力される請求項１に記載の処理データ検査装置。
5. 前記テスト信号生成回路は、
   前記ビット数設定端子から入力された前記パラレル出力ビット数Ｎにしたがって、前記信号入力端子から入力されたテスト用クロック信号をＮ／２逓倍した逓倍信号を出力する逓倍手段と、
   前記ビット数設定端子から入力された該パラレル出力ビット数Ｎにしたがって、 該逓倍信号を１／Ｎに分周した分周信号を出力する分周手段と、
   該ビット数設定端子から入力された該パラレル出力ビット数Ｎの最下位ビット信号と該分周信号を論理和演算した論理和信号を出力する論理和演算手段と、
   該逓倍信号と論理和信号を排他的論理和演算して排他的論理和信号を前記差動ドライバに出力する排他的論理和演算手段とを有する請求項３または４に記載の処理データ検査装置。
6. 前記テスト信号出力回路は前記被検査回路の外部または内部に設けられている請求項１、３および４のいずれかに記載の処理データ検査装置。
7. 前記データ処理部はデータ受信部である請求項１に記載の処理データ検査装置。
8. 前記データ受信部は、前記差動ドライバからの差動信号を受信する差動レシーバと、前記テスト用クロック信号のタイミングで、該差動レシーバから出力されるシリアル信号をパラレル信号に変換するシリアル・パラレル変換回路とを有する請求項７に記載の処理データ検査装置。
9. 前記被検査回路は半導体集積回路（ＩＣ）または大規模集積回路（ＬＳＩ）である請求項１に記載の処理データ検査装置。
10. 前記期待値比較回路は、その後段に、前記テスト用クロック信号がクロック端子に入力され、期待値比較処理で得たテスト結果信号がデータ入力端子に入力されるフリップフロップをさらに有する請求項１に記載の処理データ検査装置。
11. 前記テスト信号生成回路は、前記テスト用クロック信号の周期毎に信号反転しているシリアルテストパターンを生成する請求項１に記載の処理データ検査装置。

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