JP5875683B2 - 高速ビットクロックなしの高速データ試験 - Google Patents

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Description

開示する実施形態は、高速データシーケンスを試験するための設計を対象とする。より詳細には、実施形態は、高速ビットクロックを生成することなく、データパターンから高速ビットクロックをエミュレートすることによって複数の高速データチャネルを試験するための設計を対象とする。
試験および試験容易性のための設計は、集積回路の設計および製造に重要な役目を果たす。最新技術のマルチメディアアプリケーションは、超高速データの送信および受信を伴う。TX回路およびRX回路の物理レイヤ(PHY)実装における障害およびエラーを明らかにするために、送信機(TX)デバイスおよび受信機(RX)デバイスにおけるデータチャネルを動作速度で試験する必要がある場合がある。データチャネルの実速度試験は通常、データチャネルのビット速度に対応する速度のクロックを必要とする。しかし、試験モードでそのような高速クロックを生成するのは実際的ではなく、多くの電力を要することが多い。
たとえば、高解像度マルチメディアインターフェース(HDMI(登録商標))は、DVDプレーヤおよびパーソナルコンピュータなどのデジタルビデオソースをテレビジョンおよびコンピュータモニタなどのデジタルディスプレイデバイスに接続する際に一般に使用される。HDMI(登録商標)コンポーネントは、圧縮パラレル形式でのソースビデオの赤緑青(RGB)コンポーネントなどのデータの複数のチャネルを受け入れ、そのデータを非圧縮シリアルデジタルデータストリームとしてデジタルディスプレイデバイスに送信することができる。
図1を参照すると、従来のHDMI TX PHY100が示されている。図示のように、シリアライザ110の入力ポート103a〜cはそれぞれ、RGBデータチャネル102a〜cを受け入れる。RGBデータチャネル102a〜cの各々は10ビット幅のバスであり、位相ロックループ(PLL)112から導出されたピクセルクロック106を使用して148.5MHzの標準周波数でクロック制御される。データは、シリアライザ110によってシリアル化され、シングルビットRGBデータバス104a〜cとして出力ポート105a〜cで駆動される。シリアル化により、データバスの各々、104a〜cは、ピクセルクロック106の単一のサイクルで10ビットのデータを搬送する。言い換えれば、データバス104a〜cは、ピクセルクロックのビットレートの10倍、10×148.5MHz、すなわち1.485GHzで駆動される。
したがって、データバス104a〜cで送信されるシリアル化されたデータを適切に試験するためには、1.485GHzのビットクロックを生成する必要がある。そのような高速でクロックを生成し、動作させることは、非常に高い電力消費を招く。さらに、試験モードで、従来のクロック生成方法を使用してそのような高周波数クロックを生成することは、実現不可能であることが多い。データ送信に対する速度および周波数の要求が高まり続けるにつれて、問題は悪化する。したがって、当技術分野では、高速ビットクロックに関連する上述の問題を回避しながら、データバス103a〜cなどの高速データチャネルを効率的に試験する必要がある。
例示的な実施形態は、高速ビットクロックを生成することなく、高速データ経路を試験するためのシステムおよび方法を対象とする。
たとえば、例示的な実施形態は、試験用に複数のデータ経路から第1の高速データ経路を選択するステップと、複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するステップであって、コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、ステップとを含む、高速データ経路を試験する方法を対象とする。次いで、第1の高速データ経路は、コヒーレントクロックデータパターンによってサンプリングされて、サンプリングされた第1の高速データ経路を生成し、サンプリングされた第1の高速データ経路は、低速ベースクロックの速度で試験される。
別の例示的な実施形態は、複数のデータ経路と、低速ベースクロックと、複数のデータ経路から第1の高速データ経路を選択するように構成された選択論理とを含む、高速データ経路を試験するための装置を対象とする。パターン生成器は、複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するように構成され、コヒーレントクロックデータパターンは低速ベースクロックとコヒーレントである。デシリアライザは、サンプリングされた第1の高速データ経路を生成するために、コヒーレントクロックデータパターンを使用することによって第1の高速データ経路をサンプリングするように構成され、チェッカーは、サンプリングされた第1の高速データ経路を低速ベースクロックの速度で試験するように構成される。
さらに別の例示的な実施形態は、試験用に複数のデータ経路から第1の高速データ経路を選択するための手段と、複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するための手段であって、コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、手段と、コヒーレントクロックデータパターンによって第1の高速データ経路をサンプリングして、サンプリングされた第1の高速データ経路を生成するための手段と、サンプリングされた第1の高速データ経路を低速ベースクロックの速度で試験するための手段とを含む、高速データ経路を試験するためのシステムを対象とする。
さらなる例示的な実施形態は、プロセッサによって実行されると、プロセッサに高速データ経路を試験するための動作を実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、試験用に複数のデータ経路から第1の高速データ経路を選択するためのコードと、複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するためのコードであって、コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、コードと、コヒーレントクロックデータパターンによって第1の高速データ経路をサンプリングして、サンプリングされた第1の高速データ経路を生成するためのコードと、サンプリングされた第1の高速データ経路を低速ベースクロックの速度で試験するためのコードとを含む非一時的コンピュータ可読記憶媒体を対象とする。
さらに別の例示的な実施形態は、試験用に複数のデータ経路から第1の高速データ経路を選択するためのステップと、複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するためのステップであって、コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、ステップと、コヒーレントクロックデータパターンによって第1の高速データ経路をサンプリングして、サンプリングされた第1の高速データ経路を生成するためのステップと、サンプリングされた第1の高速データ経路を低速ベースクロックの速度で試験するためのステップとを含む、高速データ経路を試験する方法を対象とする。
添付の図面は、本発明の実施形態に関する説明において助けとなるように提示されており、本発明の限定ではなく、実施形態の例示のみのために提供されている。
従来のHDMI TXを示す図である。 HDMI TX PHYから出力された高速データを試験するための例示的な実施形態を示す図である。 図2の例示的な実施形態に示されたデシリアライザの拡大図である。 図3のデシリアライザに示されたプログラマブル遅延論理の拡大図である。 図3のデシリアライザに示されたデマルチプレクサの拡大図である。 高速データ経路を試験するための例示的な方法を詳述するフローチャートである。 本開示の実施形態が有利に用いられ得る例示的なワイヤレス通信システム700を示す図である。
本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。
「例示的」という語は、本明細書では「例、実例、または例示として働く」ことを意味するように使用される。「例示的」として本明細書で説明するいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
本明細書で使用される用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用される場合、単数形「a」、「an」および「the」は、文脈が別段に明確に示さない限り、複数形も含むものとする。「comprises(備える)」、「comprising(備える)」、「includes(含む)」および/または「including(含む)」という用語は、本明細書で使用される場合、記述する特徴、整数、ステップ、動作、要素および/または構成要素の存在を明示するものであって、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および/またはそのグループの存在または追加を排除するものではないことがさらに理解されよう。
さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行されるべき一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行され得ることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で全体として具現化されるものと見なすことができる。したがって、本発明の様々な態様は、請求する主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式について、本明細書では、たとえば、記載のアクションを実行する「ように構成された論理」として説明することがある。
開示する実施形態は、高速ビットクロックを生成することなく、高速データ経路を試験するためのシステムおよび方法を含む。所定のデータパターンは、高速コヒーレントクロックをエミュレートするために、データチャネルで使用される。本明細書で使用される場合、「コヒーレント」という用語は一般に、同相で同期していることを指す。実速度試験用に第1のデータチャネルを選択し、コヒーレントクロックデータパターンに残りのデータチャネルを利用することによって、複数のデータチャネルを試験することができる。すべてのデータチャネルを同様に試験することができるように、試験対象のデータチャネルの選択を回転させることができる。
次に、HDMI TX PHYを試験するための例示的なシステムおよび方法を参照しながら、実施形態について説明する。ただし、開示する技法はそのようにHDMI(登録商標)に限定されるものとして解釈されるべきではなく、任意のデータチャネルまたはデータ経路の試験に等しく適用可能であることが理解されよう。
図2を参照すると、HDMI TX PHY200から出力された高速データを試験するための例示的なシステムが示されている。図1に示す従来のシリアライザ110と同様に、シリアライザ210は、データチャネル202a〜cから、それぞれ入力ポート203a〜cで10ビット幅のRGBデータを受け入れる。シリアライザ210は、出力ポート205a〜cから、それぞれデータバス204a〜cでシリアル化されたシングルビットRGBデータを出力する。図1のHDMI TX PHY100と同様に、データバス204a〜cのデータ速度は、データチャネル202a〜cのデータ速度の10倍である。位相ロックループ(PLL)212から導出されたピクセルクロック206を使用して、シリアライザ210をクロック制御する。説明の目的で、ピクセルクロック206は148.5MHz周波数であると仮定する。したがって、例示的な一実施形態では、データバス204a〜cのビット速度は1.485GHzである。
前に説明したように、データバス204a〜cで出力データを試験するために1.485GHzクロックを生成することを回避することが望ましい。したがって、パターン生成器220を用いて、対応する高速ビットクロックを必要とすることなく、高速出力データバス204a〜cの試験を支援する。パターン生成器220は、ピクセルクロック206によってクロック制御され、ピクセルクロック206とコヒーレントであるデータパターンを生成し、変更した周波数でピクセルクロック206の挙動をエミュレートする。たとえば、「clk1x」と示されるデータパターンは、ピクセルクロック206の1サイクルにおいて10ビットデータチャネルのすべての10ビットで値1を駆動し、続いて次のサイクルにおいてすべての10ビットで0を駆動することを含む。このパターンは、1および0の交互のサイクルで繰り返される。clk1xのデータパターンを有する10ビットデータチャネルがシリアライザ210によってシリアル化されるとき、シリアル化された出力データバスは、一定値1の10サイクル、それに続く一定値0の10サイクル、それに続く一定値1の10サイクル、などを含むことが認識されよう。出力データバスはピクセルクロック206の速度の10倍のビット速度であるので、出力データバスは本質的に、ピクセルクロック206の周波数での1と0の毎回のサイクル間でのクロックトグリングに似ている。したがって、このデータパターンはピクセルクロック206とコヒーレントであり、ピクセルクロック206と同じ速度であるので、clk1xと示される。
同様に、「clk5x」と示されるデータパターンは、クロックサイクルごとの10ビット幅データチャネル上に、「1010101010」などの、1と0が交互になったパターンを含む。認識されるように、そのようなパターンがシリアル化されるとき、シリアル化された出力データは、clk1xの速度の5倍である速度で1と0との間でクロックトグリングをエミュレートする。最後に、データバス204a〜cでのデータ速度はclk1xの速度の10倍であるので、シリアライザ210からデータバス204a〜cで出力されたデータは、「clk10x」と示されるクロックによってクロック制御されることも諒解されよう。
次に図2を参照すると、RGBデータチャネル202a〜cの第1のデータチャネルが試験用に選択され、その後、以下でさらに説明するように、データチャネルは試験目的で回転される。マルチプレクサ218は、試験対象のデータチャネルが正常動作データを搬送すると同時に、その他の2つのデータチャネルでパターン生成器220からのclk1xおよびclk5xなどのデータパターンを入れ換えることができるように構成される。
図2に示すように、Rデータチャネル、202aは試験用に最初に選択される。やはり示すように、clk5xに対応するデータパターンはGデータチャネル、202bで、clk1xに対応するデータパターンはBデータチャネル、202cで駆動される。シリアライザ210は、これらのデータチャネル202a〜cの各々におけるデータをシリアル化し、RGBデータバス204a〜cでシリアル化されたデータを出力する。RGBデータバス204a〜cは1.485GHzのビット速度で駆動され、1.485GHzの対応するビットクロックは利用不可能であることを思い出されたい。試験対象のRデータバス204aにおけるシリアル化されたデータの精度を試験するために、すべての3つのデータバス204a〜cは専用のデシリアライザブロック、デシリアライザ214に送り込まれる。
本質的に、デシリアライザ214は、データバス204a〜cから1.485GHzデータを受け取り、148.5MHzのビット速度で1.485GHzデータをパラレルデータに変換するように動作する。その後、チェッカー216内の比較論理を使用して、デシリアライザ214から出力された、Rデータバス204aのデシリアル化されたデータに照らして、障害の有無について、Rチャネル202aでの元の入力データをチェックする。
次に図3を参照すると、ここでデシリアライザ214の詳細な説明が提供されている。図示のように、マルチプレクサ304a〜cはRGBデータバス204a〜cを受け取る。選択回線320は、試験対象のデータバス、この場合、Rデータバス204aをマルチプレクサ304aの出力として選択するように構成される。マルチプレクサ304bは、clk5xデータパターンを搬送するGデータバス204bを選択し、マルチプレクサ304cは、clk1xデータパターンを搬送するBデータバス204cを選択する。
マルチプレクサ304aの出力は、プログラマブル遅延論理306に渡される。本質的に、プログラマブル遅延論理306により、試験対象のデータバスのプログラマブル遅延制御は、コヒーレントクロックデータパターンclk1xおよびclk5xに対する微調整された整合を可能にすることができる。マルチプレクサ304bおよび304cの出力は、それぞれ遅延要素308および310を通過する。例示的な実施形態は、遅延要素308および310についてもプログラマブル遅延制御を含むことができる。ただし、通常、プログラマブル遅延論理ブロック306における試験対象のデータバスの遅延の調整は十分なものであり、より単純な固定遅延論理を遅延要素308および310に用いることができる。
図4を参照すると、プログラマブル遅延論理306の例示的な実装形態が示されている。図示のように、一連のバッファ要素402〜418が直列に接続されている。マルチプレクサ304aの出力などの入力データは、ポート「in」を介して第1のバッファ要素402に送り込まれる。入力データは、通過するバッファ要素の数に基づいて、超高速(fast3)から超低速(slow4)までの遅延を受ける。デフォルト遅延(DF)はバッファ要素408の出力に割り当てられる。次いで、多重化構造420、422、および424を使用して、バッファ要素402〜418のうちの1つの出力を選ぶことによって、所望の量だけ遅延させた入力データを選択する。したがって、プログラマブル遅延論理306は、有利には、試験対象のデータバスをコヒーレントクロックデータパターンに整合させる際の微調整された制御に用いられる。
次に図3を参照すると、プログラマブル遅延論理306の出力、D10x_dは、次いで、clk5x_d(clk5xの遅延バージョン)によってサンプリングされ、DフリップフロップDff312およびDff314を使用して、偶数データおよび奇数データになる。Dff312およびDff314は、D10x_dの速度の半分であるclk5x_dによってクロック制御される。clk5x_dによる毎回のサンプリングの後に利用可能なDff312の出力を「evenData」と呼ぶと、インバータ318aから出力されるclk5x_dの反転バージョンが「oddData」を提供することがわかる。たとえば、[r0, r1, r2, r3, r4, r5, r6, r7, r8, r9]と示される10ビットのシリアル化されたデータの場合、evenDataはセット[r0, r2, r4, r6, r8]を含むことになり、oddDataはセット[r1, r3, r5, r7, r9]を含むことになる。コヒーレントクロックclk5x_dはインバータ318aおよび318bによって遅延されて、コヒーレントクロックの遅延バージョン、clk5x_d2を形成する。同様に、コヒーレントクロックclk1x_dは2つのインバータによって遅延されて、clk1x_d2を形成する。このようにして得られたサブセットevenDataおよびoddDataは、コヒーレントクロックの遅延バージョン、clk1x_d2およびclk5x_d2とともに、デマルチプレクサ316に送り込まれる。
次に、図5を参照すると、デマルチプレクサ316の詳細な動作が提供される。図5に示すように、シフトレジスタ502および504はそれぞれ、evenDataおよびoddDataを受け入れる。シフトレジスタ502は負エッジトリガされるが、シフトレジスタ504は正エッジトリガされる。フリップフロップFF514、FF516、およびFF518は、clk5x_d2によってクロック制御される。FF514およびFF518は負エッジトリガされるが、FF516は正エッジトリガされる。コヒーレントクロックclk1x_d2は、clk5x_d2の立下りエッジでFF514によってサンプリングされ、clk1x_d2のこのサンプリングされたバージョンはシフトレジスタ502をクロック制御する。上記の論理構成は本質的に、シフトレジスタが、コヒーレントクロックclk5x_d2のクロックサイクルごとに1ビットのevenDataをシフトアウトすることを可能にすることを認識されよう。clk5x_d2の5連続サイクルでシフトアウトされた5ビットのevenDataが5ビット幅レジスタFF506に記憶され、その結果、clk1x_d2の1サイクル(またはclk5x_d2の5サイクル)の期間にわたって、すべての5ビットのevenDataがFF506に記憶される。
同様に、シフトレジスタ504、FF516、FF518およびFF510の組合せは、clk1x_d2の1サイクルの期間にわたって、5ビットのoddDataをFF510に記憶するように動作する。次いで、図5に示すように、oddDataおよびevenDataはFF508およびFF512によってサンプリングされ、clk5x_d2によってサンプリングされたclk1x_d2によってクロック制御される。ここで、FF508およびFF512の出力はピクセルクロック206と整合され、一緒にマージされて、(再び図2を参照すると)デシリアライザ214の10ビットのパラレル出力を形成する。その後、Rデータバス204a内のデータは、チェッカー216に記憶されたRチャネルデータ202aからの入力データと比較される。この比較により、HDMI TX PHY200における機能的な正当性および、もしあれば、障害が明らかになる。
したがって、HDMI TX PHY200において、148.5MHzのRデータチャネル202a内のデータをシリアライザ210によってシリアル化して、1.485GHzのRデータバス204aを提供することができ、1.485GHzクロックの生成を必要とすることなく、GおよびBデータチャネル202b〜cでコヒーレントクロックデータパターンclk1xおよびclk5xを使用することによって、HDMI TX PHY200を試験することができる。Rデータをシリアル化するためのデータ経路が申し分なく試験されれば、上述の試験を回転することができる。たとえば、Gデータをシリアル化するためのデータ経路を試験対象のデータ経路として選ぶことができ、Rデータチャネル202aおよびBデータチャネル202cを利用して、コヒーレントクロックデータパターンclk1xおよびclk5xを搬送することができる。同様に、RおよびGデータチャネル202a〜bがclk1xおよびclk5xを搬送して、Bデータをシリアル化するためのデータ経路を試験することができる。図3に示すように、マルチプレクサ304a〜cは、試験目的で3つのRGBデータ経路間を回転する上記のプロセスに使用され得る。
当業者は、対応する高速クロックの生成を回避しながら、上記の技法を任意の高速データ経路の試験に拡張することができることを認識されよう。コヒーレントクロックデータパターンをclk1xおよびclk5xに限定する必要はないが、回路のニーズに基づいて適切なコヒーレントクロックが設計され得る。
実施形態は、本明細書で開示したプロセスを実行するための様々な方法を含むことも諒解されよう。たとえば、図6に示すように、実施形態は、試験対象の高速データ経路として、複数のデータ経路から1つの試験データ経路を選択するステップ(ブロック602)を含む、高速データ経路を試験する方法を含むことができる。コヒーレントクロックデータパターンは、複数のデータ経路の残りのデータ経路のうちの1つまたは複数で駆動され、コヒーレントクロックデータパターンは低速ベースクロックとコヒーレントである(ブロック604)。試験データ経路は、コヒーレントクロックデータパターンによってサンプリングされて、サンプリングされた試験データ経路を生成し(ブロック606)、その結果、低速ベースクロックを使用して、サンプリングされた試験データ経路を試験することができる(ブロック608)。試験データ経路が試験されると、試験対象の高速データ経路として、残りのデータ経路のうちの1つを選択し(ブロック610)、プロセスはブロック602に戻る。
当業者は、情報および信号が多種多様な技術および技法のいずれかを使用して表現され得ることを諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表現され得る。
さらに、当業者は、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを諒解されよう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、それらの機能に関して概括的に上記で説明してきた。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示した実施形態に関連して説明した方法、シーケンスおよび/またはアルゴリズムは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。
したがって、本発明の実施形態は、対応する高速ビットクロックの生成を必要とすることなく、高速データ経路を試験するための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態に含まれる。
図7は、本開示の実施形態が有利に用いられ得る例示的なワイヤレス通信システム700を示す。説明のために、図7は、3つの遠隔ユニット720、730、および750ならびに2つの基地局740を示す。図7では、ワイヤレスローカルループシステムにおいて、遠隔ユニット720は携帯電話として示され、遠隔ユニット730はポータブルコンピュータとして示され、遠隔ユニット750は定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読み取り機器などの定位置データユニット、またはデータもしくはコンピュータ命令を記憶するもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せであってもよい。図7は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に用いられ得る。
前述の開示されたデバイスおよび方法は、通常、コンピュータ可読記憶媒体に記憶されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成される。次いで、これらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に提供される。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。次いで、このチップが、上記で説明されたデバイスで用いられる。
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
100 従来のHDMI TX PHY
102a〜c RGBデータチャネル
103a〜c 入力ポート
104a〜c シングルビットRGBデータバス
105a〜c 出力ポート
106 ピクセルクロック
110 シリアライザ
112 位相ロックループ(PLL)
200 HDMI TX PHY
202a〜c データチャネル
203a〜c 入力ポート
204a〜c データバス
205a〜c 出力ポート
206 ピクセルクロック
210 シリアライザ
212 位相ロックループ(PLL)
214 デシリアライザ
216 チェッカー
218 マルチプレクサ
220 パターン生成器
304a〜c マルチプレクサ
306 プログラマブル遅延論理
308 遅延要素
310 遅延要素
312 Dフリップフロップ(Dff)
314 Dフリップフロップ(Dff)
316 デマルチプレクサ
318a インバータ
318b インバータ
320 選択回線
402〜418 バッファ要素
420 多重化構造
422 多重化構造
424 多重化構造
502 シフトレジスタ
504 シフトレジスタ
506 FF
508 FF
510 FF
512 FF
514 FF
516 FF
518 FF
700 ワイヤレス通信システム
720 遠隔ユニット(携帯電話)
730 遠隔ユニット(ポータブルコンピュータ)
740 基地局
750 遠隔ユニット(定位置遠隔ユニット)

Claims (42)

  1. 機能的な正当性について高速データ経路を試験する方法であって、
    試験用に複数のデータ経路から第1の高速データ経路を選択するステップと、
    前記複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するステップであって、前記コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、前記駆動するステップと、
    前記コヒーレントクロックデータパターンによって前記第1の高速データ経路におけるデータをサンプリングして、サンプリングされた第1の高速データ経路におけるデータを生成するステップと、
    前記サンプリングされた第1の高速データ経路におけるデータを前記第1の高速データ経路におけるデータの元の入力データと前記低速ベースクロックの速度で比較するステップと
    を含む方法。
  2. 前記第1の高速データ経路を選択解除するステップと、試験用に前記複数のデータ経路から第2の高速データ経路を選択するステップとをさらに含む、請求項1に記載の方法。
  3. 前記第1の高速データ経路でコヒーレントクロックデータパターンを駆動するステップをさらに含む、請求項2に記載の方法。
  4. 前記コヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の倍数である、請求項1に記載の方法。
  5. 第1のコヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の5倍である、請求項4に記載の方法。
  6. 第2のコヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度と等しい、請求項4に記載の方法。
  7. 前記複数のデータ経路が、シリアライザによって高速シリアルデータに変換された低速パラレルデータを含む、請求項1に記載の方法。
  8. 前記シリアライザが、高解像度マルチメディアインターフェース(HDMI(登録商標))送信機に組み込まれる、請求項7に記載の方法。
  9. 機能的な正当性について高速データ経路を試験するための装置であって、
    複数のデータ経路と、
    低速ベースクロックと、
    前記複数のデータ経路から第1の高速データ経路を選択するように構成された選択論理部と、
    前記複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するように構成されたパターン生成器であって、前記コヒーレントクロックデータパターンが前記低速ベースクロックとコヒーレントである、パターン生成器と、
    サンプリングされた第1の高速データ経路におけるデータを生成するために、前記コヒーレントクロックデータパターンを使用することによって前記第1の高速データ経路におけるデータをサンプリングするように構成されたデシリアライザと、
    前記サンプリングされた第1の高速データ経路におけるデータを前記第1の高速データ経路におけるデータの元の入力データと前記低速ベースクロックの速度で比較するように構成されたチェッカーと
    を含む装置。
  10. 前記選択論理部が、前記第1の高速データ経路を選択解除し、試験用に前記複数のデータ経路から第2の高速データ経路を選択するようにさらに構成される、請求項9に記載の装置。
  11. 前記パターン生成器が、前記第1の高速データ経路でコヒーレントクロックデータパターンを駆動するように構成される、請求項10に記載の装置。
  12. 前記コヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の倍数である、請求項9に記載の装置。
  13. 第1のコヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の5倍である、請求項12に記載の装置。
  14. 第2のコヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度と等しい、請求項12に記載の装置。
  15. 前記複数のデータ経路からの低速パラレルデータを高速シリアルデータに変換するように構成されたシリアライザをさらに含む、請求項9に記載の装置。
  16. 前記シリアライザが、高解像度マルチメディアインターフェース(HDMI(登録商標))送信機で具現化される、請求項15に記載の装置。
  17. 前記デシリアライザが、
    前記第1の高速データ経路におけるデータをプログラマブル遅延値だけ遅延させるように構成されたプログラマブル遅延論理部と、
    第1のコヒーレントクロックデータパターンを遅延させるように構成された第1の固定遅延論理部と、
    第2のコヒーレントクロックデータパターンを遅延させるように構成された第2の固定遅延論理部と、
    前記第1のコヒーレントクロックデータパターンの第1のクロックエッジで前記第1の高速データ経路におけるデータをサンプリングして、第1のサンプルデータセットを生成するように構成された第1のフリップフロップと、
    前記第1のコヒーレントクロックデータパターンの第2のクロックエッジで前記第1の高速データ経路におけるデータをサンプリングして、第2のサンプルデータセットを生成するように構成された第2のフリップフロップと、
    前記第1のサンプルデータセット、前記第2のサンプルデータセット、ならびに前記第1のコヒーレントクロックデータパターンおよび前記第2のコヒーレントクロックデータパターンの遅延バージョンを受け入れ、前記サンプリングされた第1の高速データ経路におけるデータを生成するように構成されたデマルチプレクサと
    をさらに含む、請求項9に記載の装置。
  18. 前記第1のコヒーレントクロックデータパターンの前記速度が、前記低速ベースクロックの前記速度の5倍である、請求項17に記載の装置。
  19. 前記第2のコヒーレントクロックデータパターンの前記速度が、前記低速ベースクロックの前記速度と等しい、請求項17に記載の装置。
  20. 前記デマルチプレクサが、前記第1のサンプルデータセットおよび前記第2のサンプルデータセットを受け入れ、前記サンプリングされた高速データ経路を生成するように構成されたシフトレジスタを含み、前記サンプリングされた高速データ経路が、前記低速ベースクロックと同期する、請求項17に記載の装置。
  21. 少なくとも1つの半導体ダイに組み込まれる、請求項9に記載の装置。
  22. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項9に記載の装置。
  23. 機能的な正当性について高速データ経路を試験するためのシステムであって、
    試験用に複数のデータ経路から第1の高速データ経路を選択するための手段と、
    前記複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するための手段であって、前記コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、前記駆動するための手段と、
    前記コヒーレントクロックデータパターンによって前記第1の高速データ経路におけるデータをサンプリングして、サンプリングされた第1の高速データ経路におけるデータを生成するための手段と、
    前記サンプリングされた第1の高速データ経路におけるデータを前記第1の高速データ経路におけるデータの元の入力データと前記低速ベースクロックの速度で比較するための手段と
    を含むシステム。
  24. 前記第1の高速データ経路を選択解除するための手段と、試験用に前記複数のデータ経路から第2の高速データ経路を選択するための手段とをさらに含む、請求項23に記載のシステム。
  25. 前記第1の高速データ経路でコヒーレントクロックデータパターンを駆動するための手段をさらに含む、請求項24に記載のシステム。
  26. 前記コヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の倍数である、請求項23に記載のシステム。
  27. 前記複数のデータ経路が、シリアライザによって高速シリアルデータに変換された低速パラレルデータを含む、請求項23に記載のシステム。
  28. 前記シリアライザが、高解像度マルチメディアインターフェース(HDMI(登録商標))送信機で具現化される、請求項27に記載のシステム。
  29. 少なくとも1つの半導体ダイに組み込まれる、請求項23に記載のシステム。
  30. 選択するための前記手段と、駆動するための前記手段と、サンプリングするための前記手段と、試験するための前記手段とが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含む、請求項23に記載のシステム。
  31. プロセッサによって実行されると、前記プロセッサに機能的な正当性について高速データ経路を試験するための動作を実行させるコードを含むコンピュータ可読記憶媒体であって、
    試験用に複数のデータ経路から第1の高速データ経路を選択するためのコードと、
    前記複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するためのコードであって、前記コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、前記駆動するためのコードと、
    前記コヒーレントクロックデータパターンによって前記第1の高速データ経路におけるデータをサンプリングして、サンプリングされた第1の高速データ経路におけるデータを生成するためのコードと、
    前記サンプリングされた第1の高速データ経路におけるデータを前記第1の高速データ経路におけるデータの元の入力データと前記低速ベースクロックの速度で比較するためのコードと
    を含むコンピュータ可読記憶媒体。
  32. 前記第1の高速データ経路を選択解除するためのコードと、試験用に前記複数のデータ経路から第2の高速データ経路を選択するためのコードとをさらに含む、請求項31に記載のコンピュータ可読記憶媒体。
  33. 前記第1の高速データ経路でコヒーレントクロックデータパターンを駆動するためのコードをさらに含む、請求項32に記載のコンピュータ可読記憶媒体。
  34. 前記コヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の倍数である、請求項31に記載のコンピュータ可読記憶媒体。
  35. 少なくとも1つの半導体ダイに組み込まれる、請求項31に記載のコンピュータ可読記憶媒体。
  36. 前記プロセッサが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含む、請求項31に記載のコンピュータ可読記憶媒体。
  37. 機能的な正当性について高速データ経路を試験する方法であって、
    試験用に複数のデータ経路から第1の高速データ経路を選択するためのステップと、
    前記複数のデータ経路の残りのデータ経路のうちの1つまたは複数でコヒーレントクロックデータパターンを駆動するためのステップであって、前記コヒーレントクロックデータパターンが低速ベースクロックとコヒーレントである、前記駆動するためのステップと、
    前記コヒーレントクロックデータパターンによって前記第1の高速データ経路におけるデータをサンプリングして、サンプリングされた第1の高速データ経路におけるデータを生成するためのステップと、
    前記サンプリングされた第1の高速データ経路におけるデータを前記第1の高速データ経路におけるデータの元の入力データと前記低速ベースクロックの速度で比較するためのステップと
    を含む方法。
  38. 前記第1の高速データ経路を選択解除するためのステップと、試験用に前記複数のデータ経路から第2の高速データ経路を選択するためのステップとをさらに含む、請求項37に記載の方法。
  39. 前記第1の高速データ経路でコヒーレントクロックデータパターンを駆動するためのステップをさらに含む、請求項38に記載の方法。
  40. 前記コヒーレントクロックデータパターンの速度が、前記低速ベースクロックの前記速度の倍数である、請求項37に記載の方法。
  41. 前記複数のデータ経路が、シリアライザによって高速シリアルデータに変換された低速パラレルデータを含む、請求項37に記載の方法。
  42. 前記シリアライザが、高解像度マルチメディアインターフェース(HDMI(登録商標))送信機に組み込まれる、請求項41に記載の方法。
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