CN1286290C - 一种从同步数字传送体系中恢复e3/t3支路信号的装置及方法 - Google Patents

Abstract

本发明涉及一种从同步数字传送体系中恢复E3/T3支路信号的装置及方法。尤其涉及一种从同步数字传送体系接收带有间隔的信息数据，恢复出小抖动、无间隔的E3/T3支路信号的装置及方法。采用本发明的技术方案，在从同步数字传送体系信号中恢复出E3/T3支路信号时，只要求输入低速时钟，省略了对高速时钟的要求(如155Mbit/s时钟)，简化了电路设计，根据位调节和指针调节产生的原因不同，采用不同泄露控制电路，减少统一泄露时的相互影响。另一方面，由于采取了两级先入先出的缓存控制电路，将泄露控制和时钟去抖动电路分开，提高了时钟恢复电路的跟踪速度和带宽，使恢复出的时钟信号的抖动大大减少。

Description

一种从同步数字传送体系中恢复E3/T3支路信号的 装置及方法

技术领域

本发明涉及一种从同步数字传送体系中恢复E3/T3支路信号的装置及方法。尤其涉及一种从同步数字传送体系接收带有间隔的信息数据，恢复出小抖动、无间隔的E3/T3支路信号的装置及方法。

背景技术

随着信息技术的发展和人们对通讯带宽的巨大需求，通讯网络已经从模拟网络向数字网络转变，光纤技术的发展大大推动了数字通讯技术的发展，满足人们对通讯带宽的需求。光纤通讯提供了低成本、高速的信息服务，迅速代替了传统的铜缆通讯。为适应光纤技术的发展，统一各通讯厂商的产品，实现传输信息的互通，国际电联制定了SDH体系(同步数字体系)的通讯标准。SDH体系的帧信息结构有丰富的开销字节，方便信息的传输和网络管理，统一的接口参数能使不同厂商的设备一起组网工作，实现地域甚至全球的通讯网络互通，这些优点使得以SDH为基础的传输网成为光通讯网建设的主导方向。

但新的网络是在原有的网络基础上建设起来的，新的SDH网络需要兼容以前的PDH结构网络，满足信息从SDH体系结构到PDH体系结构之间的传输，实现通讯信息可以穿越不同的通讯网络结构。当SDH网络和原有的PDH网络同时存在，低速信号需要穿过SDH体系传输时，应用于PDH体系中低速信号到高速信号的简单复用方式无法采用。实现不同体系帧的复用必须采用不同的复用方式。

对于E3(34.368Mbit/s±20PPMbit/s)或T3(44.736Mbit/s±20PPMbit/s)实现到SDH帧结构的复用传输，需要经过塞入调节位和固定塞入位，加上通道开销字节，复用到SDH帧结构中去；同样当信号从SDH帧结构到PDH结构的解复用时，需要解复用出虚容器信号，去掉开销字节、固定塞入字节和调节字节，恢复出E3或T3信号，同时从间隙的E3或T3信号中提取出时钟信号。解复用电路是实现信号从SDH帧结构到PDH结构传输的关键电路，关系到信号穿过不同体系时时钟的同步信息和抖动(jitter)指标。

对于低速信号(E1/T1/E2/T2)的解复用，通常采用对高于恢复时钟几十倍的高速时钟采用不同比例分频的办法提取时钟信号，如(美国专利Numble：5297180 Date：Mar。22。1994 Title：digital clockdejitter circuits for degenerating clock signals with minimaljitter和美国专利Numble：5289507 Date：Feb。22。1994 Title：clock dejitter circuits for regenerating jittered clock signals)。这种方法只适合于恢复时钟频率比较低(＜30Mbit/s Hz)的情况，而对于恢复时钟频率很高的高速信号，无法提供更高的高速时钟源，因此实现高速支路信号解复用成为光通讯产品专用集成电路设计的核心和难点，同时在高速信号解复用中减小恢复后的时钟抖动问题也是电路设计需要解决的问题。

高速信号的恢复在实现上抛弃了分频的思想，而改用压控振荡器来实现时钟的恢复。将从泄漏的数据流中提取时钟信息，变为直流电压信号，控制压控振荡器输出时钟信号。如美国专利：Numble：5052025 Date：September 24，1991 Title：Synchronous digital signal toasynchronous digital signal desynchronizer 美国专利：Numble：5157655 Date：October 20，1992 Title：Apparatus forgenerating a DS-3 signal from the data component of an STS-1 payloadsignal等。但这些专利实现上有一些技术上难点，恢复出的抖动值大，不易满足抖动指标要求。具体缺点有：1、泄漏设计需要高速时钟(大于字节时钟19.44Mbit/s)来实现泄漏，不利于设备系统设计；2、单极FIFO结构，将泄漏和时钟恢复在一体实现，减小了锁相环的跟踪速度，也需要锁相环有大的带宽，同时抖动也很大。3、自适应方法用硬件实现，预算的时间短，估算也不甚准确。4、在同名专利中，对指针和调整机会位的调整统一采用同样的泄漏间隔控制，不能满足指针和位调节速率不同时的需要。在指针和调整机会位的速率不同时，需要不同的泄漏率间隔来控制泄漏。当采用同一个泄漏间隔控制时，为了避免泄漏不及时，只能采用两个泄漏间隔中最小的一个，对于另一个会带来的抖动。尤其是在大的信号频偏下，只能采用小的泄漏间隔，这是指针调节带来的其中8个信息比特在小的泄漏间隔上泄漏，小的泄漏间隔无法对指针进行泄漏控制，带来大的信号抖动。5.同名专利没有解决泄漏率计算值滞后指针调节的问题，出现泄漏率不正确导致抖动过大或信号中断的问题。

发明内容

本发明的目的是提供一种从同步数字传送体系中恢复E3/T3支路信号的装置及方法。解决现有技术中从同步数字传送体系信号中恢复出E3/T3支路信号时，需要输入高速时钟信号的技术问题。

进一步地，本发明涉及解决从同步数字传送体系信号中恢复出E3/T3支路信号时，不能对随机位调节进行泄漏控制的技术问题。

进一步地，本发明涉及解决从同步数字传送体系信号中恢复出E3/T3支路信号时，采用单极先入先出(FIFO)缓存器结构，恢复出的信号抖动较大的技术问题。

进一步地，本发明涉及解决随机调节位和指针调节位产生原理不同，导致抖动规律不同，在统一泄漏处理时相互影响，所带来结合抖动大的技术问题。

进一步地，本发明涉及解决泄漏计算值滞后于指针调节的当前值，泄漏计算值不准确带了的抖动问题，以及泄漏值计算值滞后带来的信号中断问题。

本发明是这样实现的：

一种从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于该装置包括：

字节数据合成电路，用于接收同步数字传送体系的信号，产生带大间隔8位字节的数据信息；

低速时钟产生电路，用于产生低速时钟信号，所述时钟信号的速率低于同步E3或T3支路信号对应时钟信号的速率；

锁相环电路，与低速时钟产生电路相连接，用于对接收的所述低速时钟信号进行速率转换和相位跟踪，产生与E3/T3支路信号速率相同的时钟信号；

第一级先入先出缓存电路，与低速时钟产生电路、字节数据合成电路相连接，用于在所述低速时钟信号控制下存储所述带大间隔的8位字节数据信息；

缓存器读取控制电路，与第一级先入先出缓存电路、低速时钟产生电路、锁相环电路和字节数据合成电路相连接，用于产生一个周期可变的时钟信号来控制第一级先入先出缓存电路所存储的所述带大间隔的8位字节数据信息的读出，所读出的数据是带小间隔的8位字节数据信息，所述周期可变的时钟信号是基于对所述带大间隔的8位字节数据信息存在的指针调整和位调整的统计数值而产生的包含7、8或9个所述锁相环电路产生的时钟信号的时钟周期的时钟信号；

第二级先入先出缓存电路，与第一级先入先出缓存电路相连接，用于根据所述周期可变的时钟信号存储第一级先入先出缓存电路读出的带小间隔的8位字节数据信息；

缓存器空满测量电路，与缓存器读取控制电路、第二级先入先出缓存电路和压控振荡电路相连接，用于接收所述周期可变的时钟信号和压控振荡电路产生的E3/T3支路信号对应的时钟信号，产生一个显示第二级先入先出缓存电路空满状态的电压指示信号；

压控振荡电路，与缓存器空满测量电路相连接，用于接收缓存器空满测量电路产生的空满状态的电压指示信号，产生与E3/T3支路信号对应的时钟信号，所述产生与E3/T3支路信号对应的时钟信号控制第二级先入先出缓存电路产生无间隔的E3/T3支路信号。

一种从同步数字传送体系中恢复E3/T3支路信号的方法，包括如下步骤：

第一步：实现字节合成，将接收到的有效数据位进行累计，累加合成一个完整的8位字节结构；

第二步：实现时钟降频功能，将输入/时钟转变为低速的时钟信号；

第三步：产生支路时钟信号，将低速时钟信号进行转换，转换成相应的支路时钟信号，该支路时钟信号和输入时钟、低速时钟信号保持固定的相位，时钟频率是输入时钟对应的支路时钟频率；

第四步：第一级数据缓存，将合成的完成字节信号缓存到第一级FIFO中，同时根据泄漏率将缓存的数据读出；

第五步：根据指针变化情况和随机位调节情况，产生相应的泄漏率控制，根据泄漏率来进行支路时钟信号分频；

第六步：时钟恢复，将分频后的支路时钟信号给压控振荡器，恢复出平滑的支路时钟信号，由该时钟读出缓存器中的数据；

第七步：第二级数据缓存，将从第一级FIFO中读出的数据缓存到第二级FIFO中，同时由恢复出来的时钟将缓存的数据读出。

所述第二步中的输入时钟为高速时钟时，直接进行分频，得到低速时钟，在低速时钟领域处理信号。

采用本发明的技术方案，在从同步数字传送体系信号中恢复出E3/T3支路信号时，只要求输入低速时钟，省略了对高速时钟的要求(如155Mbit/s时钟)，简化了电路设计，根据位调节和指针调节产生的原因不同，采用不同泄漏控制电路，减少统一泄漏时相互影响。另一方面，由于采取了两级先入先出的缓存控制电路，将泄漏控制和时钟去抖动电路分开，提高了时钟恢复电路的跟踪速度和带宽，使恢复出的时钟信号的抖动大大减少。

附图说明

附图1是SDH体系中STM-1等级信号的AU-4结构示意图；

附图2是SDH体系中STM-1等级信号的AU-3结构示意图；

附图3是SDH系统中的T3信号子帧对应的帧结构示意图；

附图4是SDH系统中的E3信号子帧对应的帧结构示意图；

附图5是SDH系统中的E3信号子帧中一行对应的帧结构示意图；

附图6是本发明的电路结构原理图；

附图7是附图6的缓存器读取控制电路的原理图；

附图8是附图6中的缓存器空满测量电路和第二级先入先出缓存电路的原理图。

具体实施方式

下面将结合附图，对本发明作详细说明：

SDH同步数字传送体系的STM-1等级相应的帧结构采用9行*270列字节帧结构，时隙采用字节间插方式组成帧结构，在附图1中给出帧结构示意图，其中在一帧中，帧机构的前9列是段开销字节POH和指针字节，其中的1-3行是再生段开销RSOH、5-9行是复用段开销MSOH、第4行是指针字节，余下信息字节A、B、C的是信息净负荷区域，在AU4-TUG3方式中，E3或T3信号组成3个虚容器VC3，加上指针字节组成TUG3，复用进STM-1帧结构中。在SDH的STM-1对应的AU3方式下的帧结构，在附图2中，E3或T3支路信号组成的VC3中插入两列固定塞入，加上AU3指针直接塞入STM-1帧结构中。E3或T3信号中插入固定塞入位、机会调节位和机会调节控制位组成子帧，子帧加上开销字节组成C3。虚容器VC3由9行85列组成，第一列是通道开销字节(POH)，剩余84列是C3容器信息，可以是E3或T3(DS3)信息结构的净负荷。T3信息每行组成为一子帧，9个子帧组成C3容器信息。在T3信息子帧中有43个固定塞入位，5个塞入控制位，1个调整机会位，2个通信开销位，其余的是621个信息位，每一位即一比特。5个塞入控制位控制调整机会位是固定塞入还是信息位，以实现信息速率的调整。从SDH帧结构中解复用出VC3，取掉VC3的通道开销字节POH，固定塞入位、塞入控制位、通信开销位后，得到T3信号，从带有大量间隔的T3信号中提取相应的T3时钟信号(44.736Mbit/s±20PPMbit/s)，消除因指针调整和固定塞入带来的信号抖动，完全实现T3支路信号(PDH体系信息结构)的恢复，这样带间隔和调整的信号完全转变为满足要求的无间隔、小抖动的T3信号和T3时钟信号(44.736Mbit/s±20PPMbit/s)。

附图3表示一个在SDH系统中的T3子帧的典型帧结构，一行86个字节(附图3、4和5中下方的数字0、1、2……60、86表示对应的字节序号)，POH是通道开销字节，3-86列的84字节的净负荷中有621位信息比特、43个固定塞入比特R、2个0比特、5个塞入控制比特C和1个调整机会比特S。对于E3，子帧中有1431位信息比特、573个固定塞入比特、10个调整控制比特和2个调整机会比特。对E3信息，每3行组成一个子帧，3个子帧组成C3.每个子帧有两套5个塞入控制位(共10位)，2个塞入机会位，573个固定塞入位，1431个信息位，其中5个塞入控制位控制调整机会位是固定塞入还是信息位，以实现信息速率的调整。从SDH信息结构中解复用出VC4，取掉VC上的开销字节、指针字节和固定塞入字节，再取掉VC3的通道开销字节POH，固定塞入字节、塞入控制位、通讯开销位，得到E3信号，从有大量间隔的E3支路信号中提取相应E3时钟信号(34.368Mbit/s±20PPMbit/s)，消除指针调整和固定塞入带来的信号抖动，实现E3信号的恢复，这样带间隔和指针调整的信号完全转变为无间隔、小抖动的E3信号(34.368Mbit/s±20PPMbit/s)。

附图6、附图7和附图8，给出本发明所述装置的一个具体实施方式：

字节数据合成电路100从同步数字体系(SDH)接收信号，从相应的子帧上取出带间隔的净负荷信息数据，拼凑成8位的字节数据DIN[7:0]，DIN[7:0]在数据总线上8位并行输出，该电路同时输出的还有指示信号PL，用来指出数据总线DIN[7:0]上的数据是否是有效的净负荷信息字节。在每帧帧头FRAME指示位置，是一帧信号的开始位置，这时指示信号PL始终是无效，数据总线DIN上高电平的数目表示上帧数据不足一个字节数而剩余的位数。在其他时刻并且指示信号PL有效的情况下，数据总线DIN上的数据是有效的信息比特。数据总线上形成的信息数据DIN[7:0]是带大间隔的数据，由低速时钟产生电路800产生的时钟信号CLKIN将数据DIN[7:0]采样进第一级先入先出缓存电路200中，指示信号PL指出数据总线DIN[7:0]上的数据是否是有效信息字节。其中时钟信号CLKIN的速率要比准同步E3或T3支路信号对应的时钟信号的速率要低，如STM-1等级155.520Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率，当然也包括当SDH信号是STM-0等级时，所述输入的时钟信号CLKIN为51.840Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率。

在本实施方式中选取时钟信号CLKIN的速率大小为19.440Mbits/S(155.520Mbit/s时钟的8分频对应的时钟频率)。对E3信号，在没有指针调整和位调节的条件下，频率为34.368Mbit/s的信号在125us的帧周期中，指示信号PL出现537次。对T3信号，在没有指针调整和位调节的条件下，频率为44.736Mbit/s的信号在125us的帧周期中，指示信号PL出现699次。

在附图6中，给出本发明的电路结构原理图。图中包括两级先入先出(FIFO)缓存电路，分别为200和300。第一级先入先出缓存电路200由时钟信号CLKIN(19.440Mbit/s的时钟)和指示信号PL将数据总线DIN[7:0]上的数据写入先入先出缓存器(FIFO)中，并由缓存器读取控制电路400中的分频电路27输出的时钟信号CLKDIV将数据DI[7:0]读出第一级先入先出缓存电路200，写入第二级先入先出缓存电路300。从第二级先入先出缓存电路300中的读地址信号发生电路41和写地址信号发生电路40在具有先入先出(FIFO)特性的字节先入先出存储器51复位后赋新值，新的读写地址间距最大。

在本实施例中空满率为50％，当然也可以取其他值。在读、写时钟信号CLK_POUT、CLKDIV控制下，地址加1增长，达到最大值后下一值为零。本实施例中，对读、写地址采用格林码处理(当然不排除用其他由0和1构成的码型)，读写地址比较器50通过对输入读写地址的值进行比较，测量出字节先入先出存储器51的空满状况，给出满指示信号、空指示信号或溢出指示信号。空满指示信号表示字节先入先出存储器51的空满趋向，溢出状态表示读、写地址相同。对异步的先入先出性质的字节先入先出存储器51，读、写地址相同是瞬态的，因此采用握手控制信号，实现异步字节先入先出存储器51的读、写地址同步复位。

第二级先入先出缓存电路300在由缓存器读取控制电路400中的分频电路27输出的时钟信号CLKDIV控制下将数据DI[7:0]写入字节先入先出存储器51中，在时钟CLK_POUT控制下将数据字节从先入先出存储器51读出。写入地址的值由写地址信号发生电路40根据时钟CLKDIV产生，读出地址由读地址信号发生电路41根据时钟CLK_POUT产生。

锁相环电路600实现时钟信号的转变和相位跟踪，将输入的时钟信号CLKIN(19.44Mbit/s)转变为速率为34.368Mbit/s或44.736Mbit/s的时钟信号。当时钟信号CLKIN发生频率偏移时，锁相后的时钟也跟着偏移，锁相后输出的时钟信号CLK_PLL输入到缓存器读取控制电路400中。缓存器读取控制电路400对输入信息数据计算，产生泄漏控制信号。缓存器读取控制电路400中的分频电路27对锁相电路输出的时钟信号CLKPLL分频，生成分频时钟CLKDIV，实现指针泄漏功能。

图7是缓存器读取控制电路400的详细原理图：

计数器20对输入指示信号PL计数，在帧头信号FRAME出现时，计数器20复位为零，此后当数据为有效信号，也就是根据指示信号PL，计数器20开始累加有效信号数据的个数，将每帧中计数的结果送给比较器21，和期望值(数值537对应E3或699对应T3)进行比较，比较的结果输出到累加器22中累加。同时累加器22根据位调节指示信号，减去位调节的数目。在没有指针调节的情况下，计数器20累计的值为537或699。当出现指针调节和位调节时，累加的结果大于537或699，表示存在指针负调节或位负调节，比较器21给出差值和负调节指示信号，而当出现指针调节和位调节时，累计的结果小于537或699，表示存在指针正调节或位正调节，比较器给出差值和正调节指示信号。比较器21在每帧信号计数结束时进行比较，给出比较结果。比较结果输出到累加器22，累加器22累加每帧的比较器21的比较结果，同时减去位调节的数据，累加的结果表示指针调节带来的位数目，也就是指针调节泄漏的位数据。累加器22同时根据指针泄漏率控制电路23的泄漏指示信号进行减1操作，减去已经泄漏掉的位数。累加器22给出指针调整状态指示信号：正指针调整、负指针调整或没有指针调整。指针调整状态指示信号用POIN_ADD和POIN_DEC表示：POIN_ADD表示有正指针调整，POIN_DEC表示有负指针调整，两者值相同时表示没有指针调整。(也可以通过其他方法计算因为指针调节带来的位数)。

和指针泄漏方式相同，根据随机位调节信号S_ADD和S_DEN，累加位调节的数据，通过位调节泄漏率控制电路28泄漏位调节带来的位数。

同时对根据第一级FIFO将要空和将要满的指示信号NEAR_EMPTY和NEAR_FULL，累加第一级FIFO将要空和将要满出现的帧数，进行FIFO空满保护和消除泄漏率计算滞后指针调节带来的影响，避免信号中断。FIFO将要空满状态的累计可以每帧内检测一次是否出现将要空满的状态，也可以每固定间隔整数检测一次。

泄漏累加器24累加位泄漏指示信号、FIFO保护泄漏指示信号和指针泄漏三种泄漏的总结果，并给出当前应当泄漏的泄漏指示信号。位泄漏前锁存器25和位泄漏后锁存器26实现异步锁存操作功能。

位泄漏前锁存器25在时钟信号CLKIN(19.44Mbit/s)控制下锁存累加器24输出的泄漏指示信号，每帧采样一次指针调整状态指示信号。指针泄漏率控制电路23包含一个减1计数器，在帧头信号FRAME出现时开始对泄漏率LEAP_RATE减1操作，每帧减1，当减到零时，重新置输入泄漏率LEAP_RATE，并将采样指针累加器22的累加结果指示信号POINTER_ADD和POINTER_DEC输出给泄漏累加器24，表示指针调节带来的泄漏，输出给泄漏累加器的信号一帧时间后清除。指针泄漏率控制电路23只有在对泄漏率率值LEAP_RATE减一操作，减到零时才采样指针累加器22的结果，完成一次指针泄漏，因此改变泄漏率LEAP_RATE值的大小，可以改变泄漏间隔，实现所需要的泄漏率。泄漏间隔率信号LEAP_RATE的值由后面叙述的泄漏率估计电路实现(附图中未有表示，也可以用其他方法保证连续两次采样泄漏间隔是LEAP_RATE值表示的帧数)。

FIFO保护泄漏的方法和指针泄漏方法相同，也采用同一个泄漏率控制值LEAP_RATE，在具体泄漏实现上，泄漏间隔是LEAP_RATE的整数倍，如8倍、16倍等。当采用8倍时，电路在保护FIFO空满避免信号中断上，检测是否出现将要空、满，以8倍的指针泄漏间隔进行保护泄漏。这样既是外部电路计算的泄漏率值有滞后现象(泄漏率是指针调节前一段时间的平均值，滞后当前的指针调节情况)或计算不正确，也不会出现信号中断的现象。允许泄漏率计算值误差为1/8＝12.5％。因为泄漏率计算值总是滞后当前的指针调节，当泄漏率小于当前的指针调节时，指针泄漏快于指针调节，指针泄漏时有时无，是不均匀的，带来很大的抖动。当泄漏率大于当前的指针调节时，指针泄漏慢于指针调节，指针泄漏来不及，出现信号中断的现象。因为泄漏率计算值总是滞后当前的指针调节，无法及时计算，为了避免信号中断，设置的泄漏率总是偏小，带来大的抖动问题。FIFO保护泄漏可以避免这个问题。在设置泄漏率时可以比计算的值大，这样指针泄漏没有泄漏完而多于的位通过FIFO保护泄漏完成。这样始终保证指针泄漏是均匀泄漏，而FIFO泄漏是不均匀的。虽然FIFO泄漏的间隔是不均匀的，但因为FIFO泄漏的间隔是指针泄漏的几倍数，带来的抖动就远小于指针泄漏带来抖动。这样通过FIFO泄漏保护，即避免了泄漏率计算滞后可能带来信号中断的问题，又减小了指针泄漏带来的抖动问题。FIFO保护泄漏间隔的倍数可以根据需要改变。

随机位泄漏电路28也可以采用和指针调节泄漏相同的方法，也可以采用自适应调节的方法(根据S_BIT累加器的累加值的大小改变泄漏间隔)。根据泄漏要求也可以取消随机位泄漏控制电路28，随机位直接进行泄漏。

位泄漏前锁存器25锁存泄漏累加器24的结果，输出指针调节指示中间信号ADDI和DECI。ADDI是POIN_DEC的采样结果信号，表示在负调节的情况下，时钟信号CLKDIV需要增加，增加一个单位的时钟周期，即泄漏一个负调节位。DECI是POIN_ADD信号的采样结果，表示在正调节的情况下，时钟信号CLKDIV需要减小，减少一个时钟周期，即泄漏一个正调节位。位泄漏后锁存器26在时钟分频电路27输出的时钟信号CLKDIV控制下锁存位泄漏前锁存器25的输出结果ADDI和DECI，同时在分频电路27输出的位泄漏清除结束信号CLR的控制下异步清零，清除锁存器的结果。位泄漏后锁存器26的输出结果是ADD和DEC，控制分频时钟增加和减小一个(CLKPLL)时钟周期，实现泄漏一个位调整。ADD和DEC控制分频电路27，改变分频信号的分频周期，输出的时钟信号CLKDIV相应地增加或缩短一个(CLKPLL)时钟周期，时钟信号CLKDIV是周期可变的信号，以此实现泄漏功能。锁相环电路600的输出时钟信号CLKPLL(34.368Mbit/s或44.736Mbit/s)是分频电路27的输入时钟，分频电路27对时钟CLKPLL进行8分频，输出占空比是50％的时钟信号CLK_DIV。分频电路27输出的时钟信号CLKDIV，即高、低电平占4个CLKPLL时钟周期。当出现泄漏控制信号ADD有效时，输出一个低电平占4个CLKPLL时钟周期，高电平占3个CLKPLL时钟周期的时钟，即包含7个CLKPLL时钟周期的时钟信号CLKDIV。当出现泄漏控制信号DEC有效时，输出一个低电平占4个CLKPLL时钟周期，高电平占5个CLKPLL时钟周期的时钟，即包含9个CLKPLL时钟周期的时钟信号CLKDIV。在有泄漏控制信号ADD或DEC的分频结束后，分频电路27输出一个泄漏结束清零信号CLR，表示缓存器读取控制电路400完成一次位泄漏。泄漏结束清零信号CLR清除位泄漏前锁存器25，并使泄漏指示信号ADD和DEC复位。分频电路27在没有泄漏控制信号下进行8分频，并输出占空比为50％的时钟信号CLKDIV，包含8个CLKPLL时钟周期的时钟信号CLKDIV。

缓存器读取控制电路400实现泄漏控制的具体工作原理是：计数器20对每帧中信息字节进行计数，计数结果输出到比较器21和基准数据(没有指针调整和位调整时的有效数据字节数目)进行比较，比较的结果表示出本帧信号中指针调节和位调节的数目。比较器21的比较结果直接送给累加器22，累加每帧中指针调节和位调节的个数。累加器22同时根据随机位调节指示信号S_ADD和S_DEC减去随机位调节的数目。根据前次帧头信号来时总线DIN上的有效位数和帧结束时总线上的有效位数，计算出一帧中指针调节带来的位数。每泄漏一位，累加器减去泄漏掉的一位。泄漏控制电路根据累加器的累加结果进行泄漏。FIFO保护泄漏、随机位泄漏采用相同的方法。FIFO保护泄漏的泄漏间隔是指针泄漏间隔N倍(可以是8、16等)。随机位泄漏也可以采用自适应泄漏或直接泄漏，不进行泄漏控制。所有泄漏的结果通过泄漏累加器进行累加，累加结果送到位泄漏前锁存器25，锁存器25锁存(采样)累加器24的累加结果。一次泄漏结束后，根据位泄漏清除结束信号CLR异步复位前锁存器25的结果。位泄漏前锁存器25的锁存结果送给位泄漏后锁存器26，位泄漏后锁存器26在分频时钟分频电路27输出的时钟信号CLKDIV的控制下锁存位泄漏前锁存器的锁存结果。两个锁存器的时钟是非同步，以实现异步控制信号的可靠传递。位泄漏后锁存器26的锁存结果直接控制分频电路27，使分频后时钟信号CLKDIV在时间上提前或滞后一个CLKPLL时钟周期，通过所述时钟信号CLKDIV控制第一级先入先出缓存电路200的对输入的信息数据DIN[7:0]信号进行读取，并输出具有较小抖动的并行数据信号DI[7:0]。每实现一个位泄漏后，分频电路产生位泄漏清除结束信号CLR，实现一个位的泄漏。

第二级先入先出缓存电路300包含字节先入先出存储器51，字节先入先出存储器51是一个具有大字节深度的先进先出缓存器，在本实施方式中，所述存储器是64字节深的先进先出缓存器。地址读、写信号分别由读地址信号发生电路41和写地址信号发生器电路40产生。从第一级先入先出缓存电路200中输出的数据DI[7:0]在分频时钟电路27输出的时钟信号CLKDIV的控制下写入字节先入先出存储器51，由并行时钟CLK_POUT从第二级先入先出缓存电路300中读出并行数据D[7:0]，读出的并行数据D[7:0]写入并/串行数据转换电路80，转变成34.368Mbit/s(E3)或44.736Mbit/s(T3)串行信号DOUT并输出。并/串行数据转换电路80的输入时钟信号CLK_OUT来自压控振荡电路700，时钟信号CLK_OUT经8分频后产生并行时钟CLK_POUT，提供给读地址信号发生电路41和读分频计数器43。读、写地址产生电路41、40是6位计数器，写地址信号发生电路40对写入字节先入先出存储器51的时钟信号CLKDIV进行计数，产生写地址信号。读地址信号发生电路41对读字节先入先出存储器51的时钟信号CLK_POUT计数，产生读地址信号。在复位后读写地址信号发生电路41、40分别复位为00000和100000，读写地址之间距离最大，此后对各自对应的时钟信号加1计数，计数满后为000000，并继续加1计数。读、写地址信号发送给字节先入先出存储器51提供读和写的地址。同时对读、写的地址信号进行格林码变换，变成格林码地址信号。所述两格林码地址信号比较，当相同时产生异步复位信号。读分频计数器43和写分频计数器42是与读、写地址信号发生电路41、40相应也是6位的计数器，对字节先入先出存储器51读、写时钟信号CLKDIV、CLK_POUT进行计数，取所述读、写计数器的计数结果字节的最高有效位信号MSB1和MSB2作为读写时钟的鉴相信号。写计数器42复位后内容000000，读计数器43复位后的内容为010000，鉴相信号MSB1和MSB2输入异或门逻辑电路44，逻辑运算结果输出给低通滤波电路45，低通滤波电路45是二阶有源电路，具有大的时间常数，能消除高频脉冲信号的波动和干扰，来满足信号对抖动指标的要求。低通滤波电路45滤波后的输出的电压信号CTRL控制压控振荡电路700，使其输出E3/T3对应的时钟信号CLKOUT。

带大间隔的数据信号DIN[7:0]，写入第一级先入先出缓存电路200的缓存后，在缓存器读取控制电路400输出的分频时钟信号CLKDIV的控制下进行泄漏，并输出带小间隔的数据流信号DI[7:0]。在没有指针调整和位调整时的情况下，时钟信号CLKDIV是没有抖动、占空比为50％的均匀时钟信号，这个时钟信号将数据信号DI[7:0]从第一级先入先出缓存电路200读出，以实现抖动消除操作，当有指针调整和位调整时，时钟信号CLKDIV是占空比变化(相对于50％)的时钟信号，时钟信号CLKDIV带有大的抖动。将时钟信号CLKDIV和最终恢复出的E3/T3支路信号对应的时钟信号CLKOUT分别输入写分频计数器42和读分频计数器43，所述计数器的计数结果字节的最高有效位信号MSB1和MSB2的一比特信息表示两个时钟信号的相位关系，所述信号MSB1和MSB2经异或门逻辑电路44后输出控制信号CLKCTRL。所述控制信号CLKCTRL的频率是信号MSB1和MSB2的2倍，占空比随时钟信号CLKDIV和CLKOUT相位关系的变化而变化。当时钟信号CLKDIV的占空比变化时，时钟信号CLKDIV和CLKOUT相位关系也发生变化，控制信号CLKCTRL的占空比也相应随之发生变化。二阶低通滤波电路45将占空比变化的信号CLKCTRL滤波后，输出直流信号CTRL控制压控振荡电路700，压控振荡电路700包含线性电压控制振荡器，在本实施方式中，控制电压范围在0.5-4.5V(但不限于此电压范围)。当输入电压在2.5V时，压控振荡电路700输出控制中心频率34.368Mbit/s或44.736Mbit/s的时钟信号。当读分频计数器43和写分频计数器42复位后，计数器的值置为010000和000000，信号MSB1和SB2经异或门逻辑电路44逻辑运算后时钟信号CLKCTRL 50是占空比为50％的时钟信号，经低通滤波电路45滤波后输出的电压值是2.5V。2.5V电压信号控制压控振荡电路700恢复出E3/T3对应的时钟信号CLKOUT。当有正泄漏时，时钟信号CLKDIV滞后一个CLKPLL时钟周期，相应地写分频计数器42的高位信号MSB1也滞后，经异或门逻辑电路44逻辑运算后的输出信号CLKCTRL高电平部分变窄，低电平部分变宽，占空比变小，经低通滤波电路45滤波后的电压信号CTRL将小于2.5V，压控振荡电路700恢复出的时钟信号CLK_OUT的频率变小，读分频计数器43的输入时钟信号CLK_POUT是时钟信号CLK_OUT的8分频输出时，相应地读分频计数器43输出的最高有效位MSB2也跟着变慢滞后，从而形成一个闭环系统。同样当存在负泄漏时，时钟信号CLKDIV加快超前，时钟信号CLKDIV的占空比大于50％，滤波后的控制电压CLKCTRL大于2.5V，相应恢复出的时钟CLKOUT也加快。

第二级先入先出缓存电路300的读、写地址由地址信号发生电路41、40产生，写地址信号发生电路40对时钟信号CLKDIV计数，读地址信号发生电路41对时钟信号CLK_POUT计数。地址信号除给字节先入先出存储器51提供读写地址信号外，还进行格林码变换，变换成格林码后输入到读写地址比较器50进行比较。当读、写地址信号相同时读写地址比较器50输出异步复位信号，表明读写地址相同，字节先入先出存储器51出现溢出。应用格林码进行异步比较，每次时钟变化时只有一位地址信号变化，可以避免两个异步地址信号变化时，信号的瞬态不稳定带来误判问题。读写地址比较器50输出的复位信号同时异步复位地址信号发生电路40、41和分频计数器42、43，复位后所述电路相应的值分别为000000、100000、000000和010000，此时读、写地址之间的距离最大，字节先入先出存储器51的空满率程度为50％，同时计数器的最高有效位MSB1和MSB2的一比特信息经逻辑电路异或门逻辑电路44运算后输出的控制时钟信号CLKDIV的占空比正好是50％，时钟信号CLKOUT的频率位于E3/T3标准中心时钟频率。当由于为实现位泄漏，时钟信号CLKDIV相位频率发生变化时，字节先入先出存储器51的读、写地址也跟着发生变化，其空满程度也发生变化。同时由读分频计数器43、写分频计数器42异或门逻辑电路44，低通滤波电路45和压控振荡电路700组成的闭环系统中控制变量也相应发生变化，以控制恢复时钟信号CLK_OUT的频率作相应的调节，以调节字节先入先出存储器51的空满程度，将空满率调节到50％。当选择的读、写分频计数器42、43位数较大、低通滤波电路45的截止频率较低、闭环系统的开环放大系数较小等情况下，实际上闭环系统的反应会很迟缓，调节过程在较大的时间范围内完成，所恢复出的时钟信号CLK_OUT抖动比较小。在泄漏间隔均匀时，恢复出时钟信号的抖动值减小很多，调节输入泄漏控制电路23的泄漏间隔率LEAK_RATE，可以实现满足抖动指标要求的E3/T3时钟信号和数据流的输出。泄漏间隔率LEAK_RATE由一个单独的泄漏率估计电路提供，电路根据一段时间(如10秒)内指针调节和位调节的统计情况，预算、估计出以后调节的频率，相应地给出泄漏间隔率常数LEAK_RATE，并随时更改泄漏率常数，动态地跟踪系统的调节情况。大容量(或深度)的具有先入先出(FIFO)特性的字节先入先出存储器51可以更进一步减小恢复出时钟信号的抖动值。

尽管参照实施方式对所公开的从同步数字传送体系恢复出小抖动、无间隔的E3/T3支路信号的装置进行了特别描述，本领域技术人员将能理解，在不偏离本发明范围和精神的情况下，可以对它进行形式和细节的种种修改。因此，以上所建议的但不局限的修改都在本发明范围之内。

Claims (17)

1.一种从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于该装置包括：

字节数据合成电路，用于接收同步数字传送体系的信号，产生带大间隔8位字节的数据信息；

低速时钟产生电路，用于产生低速时钟信号，所述时钟信号的速率低于同步E3或T3支路信号对应时钟信号的速率；

锁相环电路，与低速时钟产生电路相连接，用于对接收的所述低速时钟信号进行速率转换和相位跟踪，产生与E3/T3支路信号速率相同的时钟信号；

第一级先入先出缓存电路，与低速时钟产生电路、字节数据合成电路相连接，用于在所述低速时钟信号控制下存储所述带大间隔的8位字节数据信息；

缓存器读取控制电路，与第一级先入先出缓存电路、低速时钟产生电路、锁相环电路和字节数据合成电路相连接，用于产生一个周期可变的时钟信号来控制第一级先入先出缓存电路所存储的所述带大间隔的8位字节数据信息的读出，所读出的数据是带小间隔的8位字节数据信息，所述周期可变的时钟信号是基于对所述带大间隔的8位字节数据信息存在的指针调整和位调整的统计数值而产生的包含7、8或9个所述锁相环电路产生的时钟信号的时钟周期的时钟信号；

第二级先入先出缓存电路，与第一级先入先出缓存电路相连接，用于根据所述周期可变的时钟信号存储第一级先入先出缓存电路读出的带小间隔的8位字节数据信息；

缓存器空满测量电路，与缓存器读取控制电路、第二级先入先出缓存电路和压控振荡电路相连接，用于接收所述周期可变的时钟信号和压控振荡电路产生的E3/T3支路信号对应的时钟信号，产生一个显示第二级先入先出缓存电路空满状态的电压指示信号；

压控振荡电路，与缓存器空满测量电路相连接，用于接收缓存器空满测量电路产生的空满状态的电压指示信号，产生与E3/T3支路信号对应的时钟信号，所述产生与E3/T3支路信号对应的时钟信号控制第二级先入先出缓存电路产生无间隔的E3/T3支路信号。

2.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述字节数据合成电路从同步数字体系接收信号，从相应的子帧上取出带间隔的净负荷信息数据，拼凑成8位的字节数据，在数据总线上8位并行输出；

所述字节数据合成电路同时输出指示信号，用于指出数据总线上的数据是否是有效的净负荷信息字节，在每帧帧头FRAME指示信号无效，在其他时刻并且指示信号有效的情况下，数据总线上的信息数据是有效的信息比特；

对E3信号，在没有指针调整和位调节的条件下，频率为34.368Mbit/s的信号在125us的帧周期中，指示信号出现537次；

对T3信号，在没有指针调整和位调节的条件下，频率为44.736Mbit/s的信号在125us的帧周期中，指示信号出现699次；

所述数据总线上的信息数据是带大间隔的数据。

3.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述锁相环电路实现时钟信号的转变和相位跟踪，将由低速时钟产生电路输入的时钟信号转变为速率为34.368Mbit/s或44.736Mbit/s的时钟信号；

当时钟信号发生频率偏移时，锁相后的时钟也跟着偏移，锁相电路输出的时钟信号作为缓存器读取控制电路中分频电路的输入，经分频电路得到周期可变的时钟信号。

4.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述第一级先入先出缓存电路由低速时钟信号将数据总线上的数据写入先入先出缓存器中，由缓存器读取控制电路中分频电路输出的周期可变时钟信号将数据读出第一级先入先出缓存电路，写入第二级先入先出缓存电路；

所述第二级先入先出缓存电路中的读地址信号发生电路和写地址信号发生电路在具有先入先出特性的字节先入先出存储器复位后赋新值，新的读写地址间距最大，写入地址由写地址信号发生电路根据缓存器读取控制电路中分频电路输出的周期可变时钟信号产生，读出地址由读地址信号发生电路根据并行时钟产生，地址加1增长，达到最大值后下一值为零，读写地址比较器通过对输入读写地址的值进行比较，测量出字节先入先出存储器的空满状况，给出满指示信号、空指示信号或溢出指示信号，采用握手控制信号，实现异步字节先入先出存储器的读、写地址同步复位；

所述第二级先入先出缓存电路在由缓存器读取控制电路中分频电路输出的周期可变时钟信号控制下将数据写入字节先入先出存储器中，在并行时钟控制下将数据字节先入先出存储器从读出，读出的并行数据写入并/串行数据转换电路，转变成34.368Mbit/s E3或44.736Mbit/s T3串行信号输出，所述并/串行数据转换电路的输入时钟信号为压控振荡电路产生的与E3/T3支路信号对应的时钟信号，该输入时钟信号经8分频后产生并行时钟。

5.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于所述缓存器读取控制电路：

计数器对每帧中信息字节进行计数，计数结果输出到比较器中和没有指针调整和位调整时的有效数据字节数目进行比较，得出本帧信号中指针调节和位调节的数目，直接送累加器，累加每帧中指针调节和位调节的个数；

累加器根据随机位调节指示信号减去随机位调节的数目，根据前次帧头信号来时数据总线上的有效位数和帧结束时数据总线上的有效位数，计算出一帧中指针调节带来的位数，每泄漏一位，累加器减去泄漏掉的一位，指针泄漏率控制电路根据累加器的累加结果进行泄漏；

先入先出缓存电路保护泄漏的泄漏间隔是指针泄漏间隔的整数倍，随机位泄漏采用自适应泄漏、或直接泄漏、或位泄漏率控制电路；

所有泄漏的结果通过泄漏累加器进行累加，累加结果送到位泄漏前锁存器锁存、采样泄漏累加器的累加结果，一次泄漏结束后，根据分频电路的位泄漏清除结束信号异步复位位泄漏前锁存器的结果，位泄漏前锁存器的锁存结果送给位泄漏后锁存器，位泄漏后锁存器在分频时钟分频电路输出的周期可变时钟信号控制下锁存泄漏前锁存器的锁存结果，所述两个锁存器的时钟是非同步，以实现异步控制信号的可靠传递；

位泄漏后锁存器的锁存结果直接控制分频电路，使分频后的周期可变时钟信号在时间上提前或滞后一个时钟周期，通过所述周期可变时钟信号控制第一级先入先出缓存电路，对输入的信息数据信号进行读取，并输出具有较小抖动的并行数据信号，每实现一个位泄漏后，分频电路产生位泄漏清除结束信号，实现一个位的泄漏。

6.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述计数器对输入指示信号计数，在帧头FRAME信号出现时，计数器复位为零，此后当数据为有效信号，计数器开始累加有效信号数据的个数，在没有指针调节的情况下，计数器累计的值为537或699，当出现指针调节和位调节时，累加的结果大于537或699。

7.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述累加器累加每帧比较器的比较结果，同时减去位调节的数据，累加的结果表示指针调节带来的位数目，即指针调节泄漏的位数据；

所述累加器根据指针泄漏率控制电路的泄漏指示信号进行减1操作，减去已经泄漏掉的位数，给出指针调整状态指示信号；

所述累加器根据随机位调节信号，累加位调节的数据，通过位调节泄漏率控制电路泄漏位调节带来的位数；

所述累加器根据第一级先入先出缓存电路将要空和将要满的指示信号，累加第一级先入先出缓存电路将要空和将要满出现的帧数，进行先入先出缓存电路空满保护和消除泄漏率计算滞后指针调节带来的影响，避免信号中断，先入先出缓存电路将要空满状态的累计可以每帧内检测一次是否出现将要空满的状态，也可以每固定间隔整数检测一次。

8.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述泄漏累加器累加位泄漏指示信号、先入先出缓存电路保护泄漏指示信号和指针泄漏三种泄漏的总结果，并给出当前应当泄漏的指示信号，位泄漏前锁存器和位泄漏后锁存器实现异步锁存操作；

所述位泄漏前锁存器在低速时钟信号控制下锁存泄漏累加器输出的泄漏指示信号，每帧采样一次指针调整状态指示信号；

所述指针泄漏率控制电路包含一个减1计数器，在帧头信号FRAME出现时开始对泄漏率减1操作，每帧减1，当减到零时，重新置输入泄漏率，并将采样指针累加器的累加结果指示信号输出给泄漏累加器，表示指针调节带来的泄漏，输出给泄漏累加器的信号一帧时间后清除；

所述指针泄漏率控制电路只有在对泄漏率减一操作，减到零时才采样指针累加器的结果，完成一次指针泄漏。

9.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述先入先出缓存电路保护泄漏采用同一个泄漏率控制值，在具体泄漏实现上是泄漏间隔是泄漏率控制值的整数倍，8倍或者16倍，先入先出缓存电路保护泄漏间隔的倍数可以根据需要改变；

当采用8倍时，电路在保护先入先出缓存电路空满避免信号中断上，检测是否出现将要空、满，以8倍的指针泄漏间隔进行保护泄漏，允许泄漏率计算值误差为1/8＝12.5％。

10.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述随机位泄漏根据S_BIT累加器累加值的大小改变泄漏间隔，或根据随机位直接进行泄漏。

11.如权利要求5所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述位泄漏前锁存器锁存泄漏累加器的结果，输出指针调节指示中间信号，是指针调整状态指示信号的采样结果信号，在负调节的情况下，分频电路输出的周期可变时钟信号需要增加，增加一个单位的时钟周期，即泄漏一个负调节位，在正调节的情况下，分频电路输出的周期可变时钟信号需要减小，减少一个时钟周期，即泄漏一个正调节位；

所述位泄漏后锁存器在时钟分频电路输出的周期可变时钟信号控制下锁存位泄漏前级锁存器的输出结果，同时在分频电路输出的位泄漏清除结束信号的控制下异步清零，清除锁存器的结果。

12.如权利要求11所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

所述位泄漏后锁存器的输出结果控制分频电路，使分频后输出的周期可变的时钟增加和减小一个时钟周期，实现泄漏一个位调整，输出的时钟信号相应地增加或缩短一个时钟周期，以此实现泄漏功能；

锁相环电路的输出高速时钟信号34.368Mbit/s或44.736Mbit/s是缓存器读取控制电路中分频电路的输入时钟，分频电路对该高速时钟进行8分频，输出占空比是50％的低速时钟信号，分频电路输出高、低电平各占4个高速时钟周期的低速时钟信号；

当位泄漏后锁存器出现泄漏控制信号有效时，分频电路输出一个低电平占4个高速时钟周期，高电平占3个高速时钟周期的包含7个高速时钟周期的低速时钟信号，或者输出一个低电平占4个高速时钟周期，高电平占5个高速时钟周期包含9个高速时钟周期的低速时钟信号；

在有泄漏控制信号的分频结束后，分频电路输出一个泄漏结束清零信号，表示缓存器读取控制电路完成一次位泄漏，泄漏结束清零信号清除位泄漏前锁存器，并使泄漏指示信号复位，分频电路在没有泄漏控制信号下进行8分频，并输出占空比为50％的时钟信号，包含8个时钟周期的时钟信号。

13.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于所述缓存器空满测量电路：

读分频计数器和写分频计数器是与第二级先入先出缓存电路中的读、写地址信号发生电路相应，对字节先入先出缓存电路存储器读、写时钟信号进行计数，读、写时钟分别是周期可变的时钟信号和并行时钟；

所述读、写计数器计数结果字节的最高有效位信号，作为读写时钟的鉴相信号，所述鉴相信号输入异或门逻辑电路，逻辑运算结果输出给低通滤波电路，低通滤波电路滤波后输出的电压信号控制压控振荡电路，使其产生与E3/T3对应的时钟信号。

14.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于：

在没有指针调整和位调整时，周期可变的时钟信号是没有抖动、占空比为50％的均匀时钟信号，该时钟信号将数据信号从第一级先入先出缓存电路读出，以实现抖动消除操作；

当有指针调整和位调整时，周期可变的时钟信号是占空比相对于50％变化的时钟信号，该时钟信号带有大的抖动，将该时钟信号与并行时钟信号分别输入写分频计数器和读分频计数器，所述写、读计数器鉴相信号的一比特信息表示两个时钟信号的相位关系，经异或门逻辑电路后输出控制信号，所述控制信号的频率是鉴相信号的2倍，二阶低通滤波电路将占空比变化的信号滤波后，输出直流信号控制压控振荡电路。

15.如权利要求1所述从同步数字传送体系中恢复E3/T3支路信号的装置，其特征在于所述压控振荡电路：

包含线性电压控制振荡器，控制电压范围在0.5-4.5V，当输入电压在2.5V时，压控振荡电路输出控制中心频率34.368Mbit/s或44.736Mbit/s的时钟信号；

当读分频计数器和写分频计数器复位后，计数器的值置为010000和000000，信号经异或门逻辑电路逻辑运算后时钟信号是占空比为50％的时钟信号，经低通滤波电路滤波后输出的电压值是2.5V，2.5V电压信号控制压控振荡电路恢复出E3/T3对应的时钟信号；

当有正泄漏时，缓存器读取控制电路中分频电路输出的周期可变时钟信号滞后一个时钟周期，相应地写分频计数器的高位信号也滞后，经异或门逻辑电路逻辑运算后的输出信号高电平部分变窄，低电平部分变宽，占空比变小，经低通滤波电路滤波后的电压信号将小于2.5V，压控振荡电路恢复出与E3/T3支路信号对应的时钟信号的频率变小，读分频计数器的输入的并行时钟信号是该时钟信号的8分频输出，相应地读分频计数器输出的最高有效位也跟着变慢滞后，从而形成一个闭环系统；

当有负泄漏时，缓存器读取控制电路中分频电路输出的周期可变时钟信号加快超前，占空比大于50％，滤波后的控制电压大于2.5V，相应恢复出的与E3/T3支路信号对应的时钟也加快。

16.一种从同步数字传送体系中恢复E3/T3支路信号的方法，包括如下步骤：

第一步：实现字节合成，将接收到的有效数据位进行累计，累加合成一个完整的8位字节结构；

第二步：实现时钟降频功能，将输入时钟转变为低速的时钟信号；

第三步：产生支路时钟信号，将低速时钟信号进行转换，转换成相应的支路时钟信号，该支路时钟信号和输入时钟、低速时钟信号保持固定的相位，时钟频率是输入时钟对应的支路时钟频率；

第四步：第一级数据缓存，将合成的完成字节信号缓存到第一级先入先出缓存电路中，同时根据泄漏率将缓存的数据读出；

第五步：根据指针变化情况和随机位调节情况，产生相应的泄漏率控制，根据泄漏率来进行支路时钟信号分频；

第六步：时钟恢复，将分频后的支路时钟信号给压控振荡器，恢复出平滑的支路时钟信号，由该时钟读出缓存器中的数据；

第七步：第二级数据缓存，将从第一级先入先出缓存电路中读出的数据缓存到第二级先入先出缓存电路中，同时由恢复出来的时钟将缓存的数据读出。

17.如权利要求16所述从同步数字传送体系中恢复E3/T3支路信号的方法，其特征在于：

所述第二步中的输入时钟为高速时钟时，直接进行分频，得到低速时钟，在低速时钟领域处理信号。

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