KR100690324B1 - 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기 - Google Patents

디지털 신호 레벨 3의 지터 감소를 위한 역동기화기 Download PDF

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Abstract

본 발명은 PDH신호인 DS3(E)신호가 SDH신호에 맵핑/디맵핑되어 전송될 때 발생하는 PDH 신호인 DS3(E)신호의 지터를 감쇠시키는 것으로, 특히 SDH신호의 전송 과정 중에 발생하는 AU4, AU3, TU3의 포인터 조정(Pointer adjustments)으로 인해 발생하는 DS3신호의 지터 증가를 획기적으로 감쇠시킬 수 있는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기를 제공한다.
DS3(Digital Signal level 3), 지터(Jitter), PDH(Plesiochronous Digital Hierarchy), SDH(Synchronous Digital Hierarchy)

Description

디지털 신호 레벨 3의 지터 감소를 위한 역동기화기 {Desyncronizer for decreasing jitter of Digital Signal level 3}
도 1은 종래 디지털 신호 레벨 3(Digital Signal level 3; DS3)의 역동기화기에 대한 블록 구성도,
도 2는 본 발명에 따른 DS3의 지터 감소를 위한 역동기화기의 블록 구성도,
도 3은 도 2에 도시한 위상 완만 증가 제어기에 대한 구체 블록 구성도,
도 4는 도 2에 도시한 위상 조정 및 업/다운 제어기에 대한 구체 블록 구성도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 일래스틱 스토어(Elastic Store) 2 : 병렬/직렬 데이터변환기
3 : 독출 어드레스 생성기 4 : 포인트 이벤트 검출기/위상제어기
5 : 지연 위상 선택기 6 : 위상 비교기
7 : 펄스 전압 변환기 8 : 전압제어 오실레이터
10 : 일래스틱 스토어 12 : 병렬/직렬 데이터변환기
14 : 독출 어드레스 생성기 16 : 위상 완만 증가 제어기
16A : 위상 시프트 가산기 16B : 어드레스 래치 레지스터
16C : 위상 카운터 16D : 등가 검출기
18 : 포인터 이벤트 검출기 20 : 위상조절 및 업/다운 제어기
20A : 증가 TIP 생성기 20B : 평균값 산출기
20C : 업/다운 제어기 20D : 속도감시기
22 : 지연 위상 큐 24 : 위상 비교기
26 : 펄스 전압 변환기 28 : 전압제어 오실레이터
본 발명은 디지털 통신 시스템에서 디지털 신호 레벨 3(Digital Signal level 3; DS3)의 지터(Jitter) 감소를 위한 역동기화기에 관한 것으로, 보다 상세하게는 유사 동기식 디지털 계위(Plesiochronous Digital Hierarchy; PDH)신호인 DS3(E)신호가 동기식 디지털 계위(Synchronous Digital Hierarchy; SDH)신호에 맵핑(Mapping)/디맵핑(Demapping)과정과 SDH내에서의 포인터 조정(Pointer adjustments)과정에서 발생되는 DS3(E) 지터를 획기적으로 감쇠시키는 역동기화기에 관한 것이다.
종래 세계의 통신망(예컨대, 북미계, 유럽계, 일본계와 같은 서로 다른 계위)을 상호 접속하여 범세계적인 통신망 구축이 가능하도록 한 망 노드 인터페이스(NNI; Network Node Interface) 표준이 바로 SDH이다. SDH는 북미계위를 고려한 동기식 광 통신망(SONET; Synchronous Optical NETwork) 접속 표준에서 유도되어 혼용되기도 하나, 기본 전송율이나 프레임 형식에 다소 차이가 있다.
종래 SDH는 ITU-T 권고 G.707~709에 근거하여 9B×270 프레임 구조와 155.520Mbps 비트율의 동기식 수송 모듈(Synchronous Transfer Module) STM-1신호를 핵심으로 탄생되었다. SDH 전송 시스템은 북미식 및 유럽식의 DS-1~DS-4 계위 신호들을 STM-n신호로 매핑시키는 다중화 과정과, 그 반대로 역다중화 과정을 수행한다. 이러한 SDH를 이용한 전송 장비들은 망 관리에 훨씬 효과적이고, 사용자로부터 다른 사용자까지 비트 오류 등의 전송 장애를 감시할 수 있는 편리한 기능을 제공한다. 뿐만 아니라 오버헤드 기능 등의 통신 규약 레벨까지의 상세한 표준화는 기능 효율을 저해하지 않으면서 다른 장비 제공자의 제품과 혼용할 수 있도록 지원할 수 있다.
DS3(E)신호 STM1 프레임 내에 맵핑/디맵핑 되는 과정에서 DS3(E) 라인 데이터에 지터 성분이 포함되며, 특히 각 STM1 프레임을 전송하는 SDH 노드 간의 시스템 클럭의 차이로 인한 포인터 조정(pointer adjustments)이 발생할 경우에 더욱 많은 지터가 DS3(E) 라인 데이터에 포함된다. 이를 극복하기 위하여 포인터가 변화할 때마다 변화량을 저장하고 평균값을 계산하여 이 값으로 위상동기루프(Phase Locked Loop; PLL) 클럭을 제어하여 지터를 감쇠시킨다.
도 1은 종래 DS3의 역동기화기에 대한 블록 구성도로서, 일래스틱 스토어(10), 병렬/직렬 데이터변환기(2), 독출 어드레스 생성기(3), 포인터 이벤트 검출기/위상 제어기(4), 지연 위상 선택기(5), 위상 비교기(6), 펄스 전압 변환기(7) 및 전압제어 오실레이터(VCXO)(8)를 포함하여 구성된다.
상기 일래스틱 스토어(Elastic store)(1)는 STM1 프레임에서 추출된 DS3(E) 데이터를 저장하는 영역으로, 기록어드레스(WADD)로 지정된 곳에 DS3(E) 데이터(WDATA)가 기록되며, 독출 어드레스 생성기(3)에서 전압제어 오실레이터(VCXO)(8)의 출력인 PLL 클럭을 이용하여 만들어진 독출어드레스(RADD)에 따라 DS3(E) 데이터가 독출된다.
그리고, 상기 병렬/직렬 데이터변환기(Parallel to serial converter)(2)에서는 상기 일래스틱 스토어(1)에서 독출된 병렬 DS3(E) 데이터를 직렬 DS3(E) 데이터로 변환하며, 상기 독출 어드레스 생성기(3)에서 만들어진 로드(LOAD)신호와 전압제어 크리스탈 오실레이터(VCXO)(8)의 출력인 PLL 클럭을 이용하여 병렬 데이터를 직렬 데이터로 변환한다.
또, 상기 포인터 이벤트 검출기/위상제어기(Pointer event detector & Phase controller)는 포지티브 포인터 위치(Positive Pointer Position)신호(PPP)와 네거티브 포인터 위치(Negative Pointer Position)신호(NPP) 및 맵핑 클럭(Mapping Clock)(MAP_CK)을 입력받아 STM1 프레임에서 발생한 포인터 조정(Pointer adjustments)을 검출하고, 상기 일래스틱 스토어(1)에 DS3(E) 데이터를 저장할 때 사용된 기록어드레스(WADD)의 최상위 비트의 위상에 지연을 주기 위한 위상 제어신호를 생성하는 구성으로, DS3(E) 지터를 감소시키는 핵심 구성이다.
또한, 상기 지연 위상 선택기(Delayed phase Selector)(5)에서는 기록어드레스의 최상위 비트의 위상을 저장하여 위상 제어 신호의 제어하에 지연된 위상지연 기록어드레스(DP_WADD)가 출력된다.
또, 상기 위상 비교기(Phase comparator)(6)는 상기 일래스틱 스토어(1)의 기록어드레스에 대하여 상기 지연 위상 선택기(5)에서 위상 지연된 위상 지연 기록어드레스(DP_WADD)와 상기 일래스틱 스토어(1)의 독출 어드레스(RADD)의 최상위비트의 위상차를 비교하여 그 차이만큼을 펄스 형태로 출력한다.
또한, 상기 펄스 전압 변환기(Pulse voltage convertor)(7)는 상기 위상 비교기(6)에서 출력되는 펄스를 전압으로 바꾸어 전압제어 크리스탈 오실레이터(VCXO)(8)를 제어한다. 즉, 위상차이만큼 전압제어 크리스탈 오실레이터(8)의 출력 주파수를 빠르거나 느리게 제어한다.
이와 같이 구성된 종래의 역동기화기에서는 일래스틱 스토어(1)의 기록어드레스(Write Pointer)와 독출어드레스(Read Pointer)를 비교하여 전압제어 크리스탈 오실레이터(8)를 제어하고 DS3(E) 데이터는 손실없이 DS3(E) 라인으로 전달되지만, 위상 지연 기록어드레스(DP_WADD)의 완만(Smoothing) 기술의 핵심인 위상 제어 부분의 미숙으로 DS3(E) 지터를 충분히 감쇠시키지 못하여 ITU-T의 결합 지터(combined jitter) 규격인 G.783을 만족시키지 못하는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 이루어진 것으로, PDH신호인 DS3(E)신호가 SDH신호에 맵핑/디맵핑되어 전송될 때 발생하는 PDH 신호인 DS3(E)신호의 지터를 감쇠시키는 것으로, 특히 SDH신호의 전송 과정 중에 발생하는 AU4, AU3, TU3의 포인터 조정으로 인해 발생하는 DS3신호의 지터 증가를 획기적으로 감쇠시킬 수 있는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기는, STM1 프레임에서 추출된 DS3(E) 데이터를 기록 어드레스에 따라서 저장하는 일래스틱 스토어와; 상기 일래스틱 스토어에서 독출된 병렬 DS3(E) 데이터를 위상동기루프(PLL) 클럭신호에 동기하여 직렬 데이터로 변환하는 병렬/직렬 데이터변환기와; 상기 위상동기루프 클럭신호에 기초하여 상기 일래스틱 스토어의 독출어드레스를 생성하여 출력하는 독출어드레스 생성기와; 상기 일래스틱 스토어의 기록어드레스, 페이로드 인에이블신호, 팁 인에이블 신호를 입력받아 상기 기록 어드레스에 대한 위상을 완만하게 단계적으로 증가시켜 기록 위상신호를 생성하여 출력하는 위상 완만 증가 제어기와; 포지티브 포인터 위치 신호와 네거티브 포인터 위치 신호, 페이로드 인에이블신호 및 맵핑 클럭을 입력받아 STM1 프레임에서 발생한 포인터 조정을 검출하고 포인터 조정 로드 신호를 출력하는 포인터 이벤트 검출기와; 상기 포인터 조정 로드신호와 팁 인에이블신호를 입력받아 상기 일래시틱 스토어에 저장할 때 사용되는 기록 어드레스의 최상위 비트의 위상에 지연을 주기 위한 위상제어신호로서 위상 선택신호를 생성하는 위상 조정 및 업/다운 제어기와; 상기 기록 위상신호와 고속클럭신호 및 상기 위상 선택신호를 입력받아 상기 일래스틱 스토어의 저장어드레스의 최상위 비트의 위상을 저장하고 상기 위상 선택신호의 제어하에 지연된 기록 지연 위상신호를 출력하는 지연 위상 큐와; 상기 기록 지연 위상신호와 상기 독출어드레스에 대한 최상위 비트인 독출 분할 위상신호를 비교하여 그 차 신호를 위상 포지티브 펄스신호와 위상 네거티브 펄스신호로 서 출력하는 위상 비교기와; 상기 위상비교기에서 출력된 펄스신호를 전압신호로 바꾸어 이 전압신호에 의하여 상기 전압제어 오실레이터의 출력신호인 위상동기루프 클럭신호의 주파수를 빠르거나 느리게 제어하는 펄스전압변환기를 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기에 대하여 상세히 설명한다.
일반적으로 DS3(E)신호 STM1 프레임 내에 맵핑/디맵핑 되는 과정과 포인터 조정(pointer adjustments)이 발생했을 때 지터가 DS3(E) 라인 데이터에 포함된다. 이러한 지터를 제거하고자 본 발명에서는 포인터 변화량의 평균값과 위상 업/다운(Phase Up/Down) 제어를 병행하여 PLL 클럭을 제어하여 지터를 감쇠시킨다.
도 2는 본 발명에 따른 DS3의 지터 감소를 위한 역동기화기의 블록 구성도이다.
본 발명의 역동기화기는, 일래스틱 스토어(10), 병렬/직렬 데이터변환기(12), 독출 어드레스 생성기(14), 위상 완만 증가 제어기(16), 포인터 이벤트 검출기(18), 위상 조정 및 업/다운 제어기(20), 지연 위상 큐(22), 위상 비교기(24), 펄스 전압 변환기(26) 및 전압제어 오실레이터(28)를 포함하여 구성된다.
상기 일래스틱 스토어(10)는 STM1 프레임에서 추출된 DS3(E) 데이터(WDATA)를 저장하는 영역으로, 기록 어드레스(WADD)로 지정된 곳에 DS3(E) 데이터(WDATA)가 기록되며, 독출 어드레스 생성기(Read address generator)(14)에서 생성된 독출 어드레스(RADD)에 의하여 일래스틱 스토어(10)에 저장된 DS3(E) 데이터가 병렬 출 력 데이터로서 독출된다.
상기 병렬/직렬 변환기(12)는 상기 일래스틱 스토어(10)에서 독출된 병렬 DS3(E) 데이터를 직렬 데이터로 변환하는 것으로, 상기 독출어드레스 생성기(14)에서 생성된 로드신호(LOAD)와 전압제어 크리스탈 오실레이터(28)의 출력인 PLL클럭신호(PLLCK)를 이용하여 병렬 DS3(E) 데이터를 직렬 데이터로 변환한다.
상기 독출 어드레스 생성기(14)는 전압제어 크리스탈 오실레이터(28)의 출력인 PLL클럭신호(PLLCK)를 이용하여 상기 일래스틱 스토어(10)에 저장된 DS3(E) 데이터를 독출하기 위한 독출어드레스(RADD)를 생성함과 동시에, 상기 병렬/직렬 변환기(12)에 데이터의 독출 시점을 알리기 위한 로드신호(LOAD)도 생성한다.
상기 위상 완만 증가 제어기(16)는 기록어드레스(WADD), 페이로드 인에이블신호(PEN), 고속클럭신호(HI_CLK)를 입력받아 기록 어드레스(WADD)에 대한 위상을 완만하게 단계적으로 증가시켜 기록 위상신호(WPHASE)를 생성한다. 즉, 일래스틱 스토어(10)의 기록어드레스신호인 WADD신호가 변화할 때 그 변동값(기록어드레스의 최상위비트의 변동 값)이 한꺼번에 변하지 않고, 51.84MHz 클럭의 한 주기만큼 단계적으로 변화되도록 한다.
상기 위상 완만 증가 제어기(16)에 대한 구체 블록 구성도는 도 3에 도시되어 있으며, 상기 위상 완만 증가 제어기(16)는 위상 시프트 가산기(16A), 어드레스 래치 레지스터(16B), 위상 카운터(16C) 및 등가 검출기(Equal Detector)(16D)를 포함하여 구성된다.
상기 위상 시프트 가산기(16A)는 일래스틱 스토어(10)의 기록어드레스(WADD) 와 독출어드레스(RADD)의 최상위비트(MSB)에 위상차이를 갖게 하기 위해 기록어드레스(WADD)에 오프셋(offset)을 더하여 시프트 기록어드레스(SWADD)를 출력한다. 그리고 상기 어드레스 래치 레지스터(16B)는 페이로드 인에이블신호(PEN)가 액티브(Active)상태일 때 시프트 기록어드레스(SWADD)를 고속 클럭신호(HI_CLK)로 래치시켜 저장한다. 또, 상기 위상 카운터(16C)는 상기 어드레스 래치 레지스터(16B)에 래치된 시프트 기록어드레스(SWADD)에 대하여 고속 클럭신호(HI_CLK) 주기로 위상을 카운트하면서 위상을 증가시켜 기록 위상신호(WPHASE)를 생성해서 출력한다. 상기 등가 검출기(16D)는 상기 어드레스 래치 레지스터(16B)에 래치된 현재의 시프트 기록어드레스(SWADD)와 상기 위상 카운터(16C)에 의하여 증가된 기록 위상신호(WPHASE)를 비교하여 그들 값이 같으면 상기 위상 카운터(16C)에 리셋 신호를 출력한다. 따라서, 상기 위상 카운터(16C)는 더 이상 위상을 증가시키지 않게 된다.
상기 포인터 이벤트 검출기(18)는 포지티브 포인터 위치(Positive Pointer Position)신호(PPP)와 네거티브 포인터 위치(Negative Pointer Position)신호(NPP), 페이로드 인에이블신호(PEN) 및 맵핑 클럭(Mapping Clock)(MAP_CK)을 입력받아 STM1 프레임에서 발생한 포인터 조정(Pointer adjustments)을 검출하고, 포인터 조정 로드신호(Pointer Justification LOAD; PJ_LD)를 출력한다.
상기 위상 조정 업/다운 제어기(20)는 상기 포인터 조정 로드신호(PJ_LD)와 팁 인에이블신호(TIP_EN)를 입력받아 일래시틱 스토어(10)에 저장할 때 사용되는 기록 어드레스(WADD)의 최상위 비트의 위상에 지연을 주기 위한 위상제어신호로서 위상 선택신호(Phase_SEL)를 생성하는 것으로, 포인터 변화량의 평균값으로 기록 위상신호(WPHASE)의 위상을 지연시키는 방법과 위상 업/다운 감시(Phase up/down monitoring)로 포인터 변화의 속도를 측정하여 기록 위상신호의 위상 지연에 적용하는 방법을 병행하여 지연 위상 큐(Delayed phase Queue)(20)의 출력을 제어한다.
상기 위상 조정 및 업/다운 제어기(20)에 대한 구체 블록 구성은 도 4에 도시되어 있으며, 상기 위상 조정 및 업/다운 제어기(20)는 증가 팁(TIP) 생성기(20A), 평균값 산출기(20B), 업/다운 제어기(20C) 및 속도감시기(20D)를 포함하여 구성된다.
상기 증가 팁 생성기(20A)는 팁 인에이블신호(TIP_EN)와 맵핑 클럭신호(MAP_CK)를 입력받아 팁 인에이블신호(TIP_EN)를 8회 카운트하여 1회씩 팁신호(TIP)를 생성하여 출력한다. 여기서, 팁신호(TIP)는 평균값 산출의 기본 시간 단위로 사용된다. 상기 평균값 산출기(20B)는 상기 포인터 이벤트 검출기(18)의 출력신호인 포인터 조정 로드신호(PJ_LD)와 상기 증가 팁 생성기(20A)의 출력신호인 팁신호(TIP)를 입력받아 포인터 조정 로드신호(PJ_LD) 사이 간격을 카운트한 카운트값과 상기 속도감시기(20D)로부터의 평균값 제어신호를 가산하여 포인터 변화량의 평균값을 산출하여 출력한다. 상기 업/다운 제어기(20C)는 상기 평균값 산출기(20B)의 출력신호인 포인터 변화량의 평균값을 입력받아 포인터 변화량이 있을 때에 지연위상 큐(22)의 출력 포인터를 증감시키기 위한 위상 선택신호(Phase_SEL)와 현재 위상 위치신호(CPP)를 출력한다. 상기 속도 감시기(20D)는 상기 업/다운 제어기(20C)로부터의 현재 위상 위치신호(CPP)를 입력받아 위상 선택신호(Phase_SEL)가 지연 위상 큐(22)의 상,하위 포인터에 접근했을 때 평균값 산출기(20B)의 출력값이 급격히 변화하지 않도록 평균값 제어신호를 상기 평균값 산출기(20B)로 출력한다.
상기 지연 위상 큐(Delayed phase Queue)(22)는 상기 위상 완만 증가 제어기(16)의 출력인 기록 위상신호(WPHASE)와 고속클럭신호(HI_CK) 및 상기 위상 조정 및 업/다운 제어기(20)의 출력인 위상 선택신호(Phase_SEL)를 입력받아 일래스틱 스토어(10)의 저장어드레스(WADD)의 최상위 비트의 위상을 저장하고 상기 위상 선택신호(Phase_SEL)의 제어하에 지연된 기록 지연 위상신호(WDPHASE)를 출력한다.
상기 위상비교기(24)는 상기 지연 위상 큐(22)의 출력인 기록 지연 위상신호(WDPHASE)와 상기 독출 어드레스 생성기(14)의 출력인 독출어드레스(RADD)에 대한 최상위 비트인 독출 분할 위상신호(Read Divided Phase; RDPHASE)를 비교하여 그 차신호를 위상 포지티브(Phased Positive; PHASEDP) 펄스신호와 위상 네거티브(Phased Negative; PHASEDN) 펄스신호로서 출력한다.
상기 펄스 전압 변환기(26)는 상기 위상비교기(24)에서 출력된 펄스신호(PHASEDP,PHASEDN)를 전압으로 바꾸어 전압제어 크리스탈 오실레이터(28)를 제어한다. 즉, 위상차이만큼 전압제어 크리스탈 오실레이터(28)의 출력 주파수를 빠르거나 느리게 제어한다.
상기한 바와 같이 구성된 본 발명에 따른 DS3의 지터 감소를 위한 역동기화기의 동작은 다음과 같다.
위상 완만 증가 제어기(Phase smoothing increment controller)로 입력되어지는 페이로드 인에이블신호(PEN)신호가 액티브(Active)상태일 때 기록어드레스(WADD)를 고속 클럭(HI-CK)로 래치시켜 저장하고 이를 위상 카운터(16C)에서 고속 클럭(HI-CK) 주기로 증가시킨다. 고속클럭(HI-CK)은 기록어드레스(WADD)의 변화량보다 8배 빨라야 하고, 이때 현재의 기록어드레스(WADD)값과 증가시킨 값이 같으면 더 이상 증가시키지 않는다. 이러한 방식으로 기록위상(WPHASE)을 단계적으로 변화시켜, 지연 위상 큐(Delayed Phase Queue)(22)에 입력시킨다.
상기 위상조정 및 업/다운 제어기(20)에서는 포인터 조정 발생(Pointer adjustment) 발생에 따른 평균적인 포인터의 변화량을 계산하고 또한 변화량의 속도(Speed)를 감시(monitoring)하여 이를 다시 평균값에 반영하는 위상 속도 반환 평균(Phase Speed Return Average)방식으로 포인터 평균(Pointer average)을 변경시켜 지연 위상 큐(22)의 인덱스(Index) 값을 결정한다.
상기 지연 위상 큐(22)에서는 위상 완만 증가 제어기(16)의 출력인 기록 위상(WPHASE)을 큐에 저장하고 상기 위상 조정 및 업/다운 제어기(20)에서의 인덱스 신호인 위상 선택신호(Phase_SEL)에 따라 기록위상(WPHASE)의 지연신호인 기록 위상 지연신호(WDPHASE)가 출력된다.
상기 위상 비교기(24)는 상기 지연 위상 큐(22)의 출력신호인 기록위상 지연신호(WDPHASE)와, 상기 독출 어드레스 생성기(14)의 출력인 독출어드레스(RADD)에 대한 최상위 비트인 독출 분할 위상신호(Read Divided Phase; RDPHASE)를 비교하여 그 차이를 출력한다. 상기 위상 비교기(24)의 출력인 위상 포지티브(Phased Positive; PHASEDP) 펄스신호와 위상 네거티브(Phased Negative; PHASEDN) 펄스신호는 펄스 전압변환기(26)에 입력된다.
상기 펄스 전압변환기(26)는 위상 포지티브(PHASEDP) 펄스신호와 위상 네거 티브(PHASEDN) 펄스신호를 전압신호로 바꾸어 전압제어 크리스탈 오실레이터(VCXO)(28)를 제어한다. 즉, 위상차이만큼 전압제어 크리스탈 오실레이터(28)의 출력 주파수를 빠르거나 느리게 제어한다. 이에 따라, 전압제어 크리스탈 오실레이터(28)는 상기 펄스 전압변환기(26)로부터의 제어신호에 따라 PLL클럭(PLLCK)를 출력하게 된다. 따라서 PLL클럭(PLLCK)은 위상 조정 및 업/다운 제어기(20)의 제어하에서 위상 완만 증가 제어기(16), 지연 위상 큐(22) 등을 거치면서 균일하게 변하는 기록 위상(WPHASE)의 제어를 받아 출력되므로 SDH 전송에서 발생하는 DS3(E) 결합 지터(combined jitter)가 현저히 감소하게 된다.
한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 포인터 변화량의 평균값에 위상 업/다운 제어기술을 접목시킴으로써 적은 용량의 일래스틱 스토어만 가지고도 국제규격에 부합하는 지터 특성을 얻음으로써 보다 손쉽고 저렴한 SDH 및 PDH 칩을 개발할 수 있게 하는 우수한 효과가 있다.

Claims (7)

  1. STM1 프레임에서 추출된 DS3(E) 데이터를 기록 어드레스에 따라서 저장하는 일래스틱 스토어(Elastic Store)와;
    상기 일래스틱 스토어에서 독출된 병렬 DS3(E) 데이터를 위상동기루프(PLL) 클럭신호에 동기하여 직렬 데이터로 변환하는 병렬/직렬 데이터변환기와;
    상기 위상동기루프 클럭신호에 기초하여 상기 일래스틱 스토어의 독출어드레스를 생성하여 출력하는 독출어드레스 생성기와;
    상기 일래스틱 스토어의 기록어드레스, 페이로드 인에이블신호를 입력받아 상기 기록 어드레스에 대한 위상을 완만하게 단계적으로 증가시켜 기록 위상신호를 생성하여 출력하는 위상 완만 증가 제어기와;
    포지티브 포인터 위치 신호와 네거티브 포인터 위치 신호, 페이로드 인에이블신호 및 맵핑 클럭을 입력받아 STM1 프레임에서 발생한 포인터 조정을 검출하고 포인터 조정 로드 신호를 출력하는 포인터 이벤트 검출기와;
    상기 포인터 조정 로드신호와 팁 인에이블신호를 입력받아 상기 일래시틱 스토어에 저장할 때 사용되는 기록 어드레스의 최상위 비트의 위상에 지연을 주기 위한 위상제어신호로서 위상 선택신호를 생성하는 위상 조정 및 업/다운 제어기와;
    상기 기록 위상신호와 고속클럭신호 및 상기 위상 선택신호를 입력받아 상기 일래스틱 스토어의 저장어드레스의 최상위 비트의 위상을 저장하고 상기 위상 선택신호의 제어하에 지연된 기록 지연 위상신호를 출력하는 지연 위상 큐와;
    상기 기록 지연 위상신호와 상기 독출어드레스에 대한 최상위 비트인 독출 분할 위상신호를 비교하여 그 차 신호를 위상 포지티브 펄스신호와 위상 네거티브 펄스신호로서 출력하는 위상 비교기와;
    상기 위상비교기에서 출력된 펄스신호를 전압신호로 바꾸어 이 전압신호에 의하여 상기 전압제어 오실레이터의 출력신호인 위상동기루프 클럭신호의 주파수를 빠르거나 느리게 제어하는 펄스전압변환기를 포함하여 구성된 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  2. 제 1항에 있어서,
    상기 위상 완만 증가 제어기는, 상기 기록어드레스에 오프셋(offset)을 더하여 시프트 기록어드레스를 출력하는 위상 시프트 가산기와;
    페이로드 인에이블신호가 액티브 상태일 때 상기 시프트 기록어드레스를 고속 클럭으로 래치시켜 저장하는 어드레스 래치 레지스터와;
    상기 시프트 기록어드레스에 대하여 고속 클럭 주기로 위상을 카운트하면서 위상을 증가시켜 기록 위상신호를 생성하는 위상 카운터와;
    상기 어드레스 래치 레지스터에 래치된 현재의 시프트 기록어드레스와 상기 위상 카운터에 의하여 증가된 기록 위상신호를 비교하여 그들 값이 같으면 상기 위상 카운터에 리셋 신호를 출력하는 등가 검출기를 포함하여 구성된 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  3. 제2항에 있어서,
    상기 고속클럭은 상기 기록어드레스의 변화량보다 8배 빠른 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 위상 조정 및 업/다운 제어기는, 포인터 변화량의 평균값으로 기록 위상신호의 위상을 지연시키는 방법과 위상 업/다운 감시로 포인터 변화의 속도를 측정하여 기록 위상신호의 위상 지연에 적용하는 방법을 병행하여 상기 지연 위상 큐의 출력을 제어하는 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  5. 제4항에 있어서,
    상기 위상 조정 및 업/다운 제어기는,
    팁 인에이블신호와 맵핑 클럭신호를 입력받아 팁신호를 생성하는 증가 팁 생성기와;
    상기 포인터 조정 로드신호와 상기 팁신호를 입력받아 하기의 속도감시기로부터의 평균값 제어신호에 따라 포인터 변화량의 평균값을 산출하는 평균값 산출기와;
    상기 평균값 산출기의 출력신호인 포인터 변화량의 평균값을 입력받아 포인터 변화량이 있을 때에 상기 지연위상 큐의 출력 포인터를 증감시키기 위한 위상 선택신호와 현재 위상 위치신호를 출력하는 업/다운 제어기와;
    상기 현재 위상 위치신호를 입력받아 상기 위상 선택신호가 상기 지연 위상 큐의 상,하위 포인터에 접근했을 때 상기 평균값 산출기의 출력값이 급격히 변하지 않도록 하기 위한 평균값 제어신호를 상기 평균값 산출기로 출력하는 속도 감시기를 포함하여 구성된 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  6. 제5항에 있어서,
    상기 증가 팁 생성기는 상기 팁 인에이블신호를 소정 회수 만큼 카운트한 후, 상기 평균값 산출기에서의 평균값 산출의 기본 시간 단위로 사용하기 위해 상기 팁신호를 1회씩 생성하는 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
  7. 제5항에 있어서,
    상기 평균값 산출기는 상기 포인터 조정 로드신호(PJ_LD) 사이 간격을 카운트한 카운트값과 상기 속도감시기로부터의 평균값 제어신호를 가산하여 포인터 변화량의 평균값을 산출하여 출력하는 것을 특징으로 하는 디지털 신호 레벨 3의 지터 감소를 위한 역동기화기.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000034422A (ko) * 1998-11-30 2000-06-26 강병호 동기식 전송장치에서 ds-３ 신호와 관리단위신호 사이의 다중화 및 역다중화장치
KR20000012554U (ko) * 1998-12-18 2000-07-05 서평원 동기식 디지털 계위(sdh)의 비트 리킹을 위한 포인터 조정간격 예측회로
KR20010027915A (ko) * 1999-09-16 2001-04-06 정선종 동기식 디지털 전송 시스템의 역동기화 장치
KR20020049765A (ko) * 2000-12-20 2002-06-26 오길록 지터/원더를 감소시키기 위한 역동기식 데이터 전송 장치및 그 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000034422A (ko) * 1998-11-30 2000-06-26 강병호 동기식 전송장치에서 ds-３ 신호와 관리단위신호 사이의 다중화 및 역다중화장치
KR20000012554U (ko) * 1998-12-18 2000-07-05 서평원 동기식 디지털 계위(sdh)의 비트 리킹을 위한 포인터 조정간격 예측회로
KR20010027915A (ko) * 1999-09-16 2001-04-06 정선종 동기식 디지털 전송 시스템의 역동기화 장치
KR20020049765A (ko) * 2000-12-20 2002-06-26 오길록 지터/원더를 감소시키기 위한 역동기식 데이터 전송 장치및 그 방법

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